오류정정부호의응용편집위원 : 송홍엽 ( 연세대 ) NAND Flash 메모리저장장치에서의 Error Control Code 응용 이기준, 이명규, 신범규, 공준진 삼성전자 요약 NAND flash 메모리의집적도를높이기위한주요기술로, 데이터가저장되는 cell 자체의크기를

오류정정부호의응용편집위원 : 송홍엽 ( 연세대 ) NAND Flash 메모리저장장치에서의 Error Control Code 응용 이기준, 이명규, 신범규, 공준진 삼성전자 요약 NAND flash 메모리의집적도를높이기위한주요기술로, 데이터가저장되는 cell 자체의크기를줄여주는미세공정화와 cell 당저장되는정보량을늘려주는멀티 - 레벨 (multi-level) 화가사용되고있다. 이러한기술의적용은 NAND flash 메모 리자체의오류를증가시키게되므로, NAND flash 메모리기 반데이터저장장치의신뢰성을높은수준으로유지하기위해 서는우수한정정능력을갖는 ECC(error control code) 를사 용하는것이필수적이다. 본고에서는 NAND flash 메모리의신 뢰성특성과함께 NAND flash 메모리를사용하는데이터저장 장치에서의 ECC 의응용에대해서살펴보고자한다. Ⅰ. 서론 NAND flash 메모리는전원이공급되지않아도저장된데이 터가유지되는비휘발성 (non-volatile) 메모리로서, 이를기반 으로한데이터저장장치인내장메모리와 SSD(solid-state drive) 는스마트폰과디지털카메라등포터블기기및컴퓨터 등에널리사용되고있다. NAND flash 메모리의집적도는미세공정을사용하여 cell 1 의크기와회로선폭을줄이는기술 (scaling down 또는 shrinking)[1] 및 cell 당저장할수있는비트수를늘려주는 MLC(multi-level cell) 기술 [2] 에의해향상되었다. 최근에 는, 기존의 2 차원형태 (planar) 의메모리구조가가지는미세 공정화의한계를극복하고메모리의집적도를지속적으로높 이기위한새로운기술로 cell 을 3 차원배열형태로구성하는 VNAND(vertical NAND) 가개발되었다 [3]. 메모리의집적도를높이기위한미세공정화및 MLC 화는메 모리자체의신뢰성을하락시키는원인이되고있다. 공정미 1 NAND flash 메모리는데이터의기본저장단위인 cell 의배열 (array) 구조를가지고있다. 세화로인한회로선폭감소에의해 cell 간간섭 (cell-to-cell interference) 에취약해지고, MLC 화로각레벨간의간격이줄 어들어인접레벨간겹치는영역이증가하기때문이다. 이와 같이메모리자체의오류가증가하는상황에서, 데이터저장장 치의신뢰성을높은수준으로보장하기위해서는 ECC 기술을 사용하는것이필수적이다. NAND flash 메모리용 ECC 는메모리의채널특성및데이 터저장장치에서요구되는신뢰성등을고려하여설계되어 야한다. 데이터저장장치에서는데이터를저장하는시점과 읽는시점이일치하지않기때문에 ARQ(automatic repeat request) 를사용할수없고 FEC(forward error correction) 를사용해야한다. 또한, 데이터저장장치에서는 ECC parity 저장에필요한 overhead 를최소화하기위해높은부호율을 갖는부호를사용할것이요구되며, 저장된데이터를오랫동안 안전하게저장하고읽어낼수있어야하므로통신시스템대비 매우높은신뢰성이보장되어야한다. 이외에도시스템경쟁력 향상을위한저전력및고속처리를위한 ECC 하드웨어설계 기법들이필요하다. 본고의 2 장에서는 NAND flash 메모리기반의데이터저장 장치에사용하기위해연구되고있는 ECC 기법을살펴보고 2, 3 장에서는차세대데이터저장장치에적용하기위해고려해야 할요소들을살펴본후 4 장에서결론을맺고자한다. II. NAND Flash 메모리용 ECC 연구현황 이장에서는 NAND flash 메모리를기반으로하는데이터저 장장치용 ECC 기법에관한연구를소개한다. 데이터저장장치에주로사용되는신뢰성척도는 UBER (uncorrectable bit-error rate) 과 RBER(raw bit-error rate) 이다. UBER 은시스템의요구신뢰성을나타내며, SER 2 NAND flash 메모리의구조와기본동작에관한상세내용은 [4]-[7] 을참조한다. 16 정보와통신

(sector-error rate) 또는 FER(frame-error rate) 를정보어 (information) 크기로나눈값 [8] 이며, 10-15 수준이하가요구되고있다. RBER은메모리에서읽어낸데이터자체의오류수준을나타내며, 이는통신시스템에서주로사용되는 uncoded bit-error rate와동일한개념이다. 1. 대수부호의적용에관한연구 대수부호, 특히순환부호는부호의설계및정정능력예측이용이하고, 효율적인하드웨어구현방법이많이존재하기때문에 NAND flash 메모리에널리이용되어왔다. 초기 NAND flash 메모리는회로선폭이비교적큰공정을사용하는 SLC로설계되었기때문에오류수준이높지않았다. 따라서수백비트의길이를가지는해밍 (Hamming) 부호또는정정능력이작은 BCH(Bose-Chaudhuri-Hocquenghem) 부호가주로사용되었으며이를효율적으로구현할수있는연구가많이진행되었다. BCH 부호의 systematic encoder를효율적으로구현하기위해생성다항식을연결다항식으로가지는나눗셈회로가사용되었다. BCH 부호의 decoding 알고리즘은 syndrome 계산과정, error locator 다항식계산과정, 그리고이다항식의근을찾는과정으로나뉘어진다. 잘알려진것처럼, 이러한세과정에는나눗셈, Berlekamp-Massey 및 Euclidean 알고리즘또는 Peterson-Gorenstein-Zierler의방법그리고 Chien Search 알고리즘이이용된다 [9]. 이러한알고리즘을구현하는모듈 (module) 을 pipelining 해서 3-stage decoding 형태로구성하고운용하는방안들이많이연구되었다 [10]. NAND flash 메모리의인터페이스에맞게 decoder의 syndrome 연산및 Chien search 과정을부분적으로병렬구현하여저비용설계로처리속도를개선할수있는방안이제시되었다 [11]. 이외에도 NAND flash 메모리내에 ECC 하드웨어를내장하기위한 on-chip ECC도연구되었다 [12]. 최근에는정정능력을개선하기위해대수부호를구성부호 (component code) 로가지는 product 부호를설계하고이를적용하는방안이연구되고있다 [13][14]. [13] 에서소개된 pseudo product 부호는정보어를블록단위로분할하고 < 그림 1>, 각블록의수평방향과수직방향의구성부호로서 BCH 부호를사용한다. 이부호의정정능력은동일길이의 BCH 부호에는못미치나구성부호에비해서는개선되었으며, 하드웨어복잡도는구성부호의로직 (logic) 을그대로사용하므로크게증가하지않을것으로보인다. [14] 는해밍부호를 product 부호의구성부호로사용하고, 정정능력을극대화하기위해서 Chase- Pyndiah 알고리즘 [15] 기반의연판정복호를사용하였다. 그림 1. Pseudo product 부호의구조, B i, j : 정보어블록, R k r, R k c : 패리티블록 [13, 그림 3]. 2. LDPC 부호의적용에관한연구 미세공정화및 MLC 화에의해 NAND flash 메모리자체의 오류가증가됨에따라, LDPC 부호와같이정정능력이강화된 부호를사용하고자하는연구도진행되고있다 [16]. LDPC 부호의정정능력은연판정입력데이터의정확도에 많은영향을받으므로, NAND flash 메모리에서이를정확하 게추정하기위해기준전압을설정하는방식들이소개되었다. [5] 는목표열화조건에서의문턱전압산포를이용하여인접한 두산포가동일한상수비를갖는전압을기준전압으로설정하 였고, [17] 은문턱전압의산포를이용하여상호정보량 (mutual information) 을최대화하는전압을기준전압으로사용하였다. 후자에소개된방법은전자에소개된방법에비해기준전압을 수식적으로쉽게구할수있고정정능력도우수하다는이점을 가지지만, 신뢰성이검증된영역이 FER 기준 10-5 수준으로데 이터저장장치에서보장되어야할신뢰성에크게못미치므로 이를적용하는데에는한계가있을것으로보인다. NAND flash 메모리에서연판정값을구하는데에는통신시 스템과달리많은노력이필요하기때문에시스템의읽기 (read) 성능저하를가져올수있다. 3 시스템의성능저하를줄이기위해 경판정복호를먼저시도하고이것이실패할경우에연판정복호 를시도하는 LDPC 운용방법이 [18] 에서제안되었다 < 그림 2>. 경 판정복호만으로정보어복원이가능할정도로메모리의오류 수준이양호한경우에는제안된운용이기존의연판정복호만 3 일반적으로메모리의읽기시간이 LDPC 복호시간에비해크다고알려져있다. 특히연판정을계산하기위해서는경판정에비해많은수의센싱이필요하다. JUNE 2015 17

그림 2. 시스템의읽기성능개선을위한 LDPC 운용안 [18, 그림 4] 을수행하는운용에비해읽기성능을크게개선시킬수있다. NAND flash 메모리의읽기성능을개선하고복호기를효율적으로구현하기위해서정밀도가 3비트로표현되는연판정값을이용한 LDPC 복호방법이소개되었다 [19]. 고정밀의연판정값을구하기위해판정구간을정확하게설정하는것외에도많은수의읽기동작을수행해야하므로, 제한된정밀도의연판정값을이용하여정정능력을극대화하는것은매우중요하다. [19] 는정정능력의극대화를위해서변수노드의갱신과정을단순덧셈에서매핑 (mapping) 함수로일반화하고 < 그림 3>, 주어진부호에대해가장우수한정정능력이나오는함수를설계하였다. < 그림 3> 의 m 1, m 2 는변수노드 (variable node) 의입력이며, {-L 3,, -L 1, 0, L 1,, L 3 } 은정밀도가 3비트로표현되는변수노드입력의알파벳 (alphabet) 이다. 그리고오류마루 (error floor) 영역의정정능력을개선하기위해서하나의매핑함수를이용하여복호실패할경우에는다른매핑함수를이용하여다시복호하는간단한형태의후처리과정도제안하였다. NAND flash 메모리의채널특성을고려한 LDPC 부호의설계방법이 [20] 에서소개되었다. 일반적으로 m-bit/cell MLC 메모리는 2 m -PAM(pulse-amplitude modulation) 과같이 m 개의독립적인이진채널을가진다고볼수있으며, 이채널들은서로다른 RBER을가진다. 예를들어, 2-bit/cell MLC는 2 개의독립적인채널을가지며, 각각서로다른오류수준을가그림 3. LDPC 복호의변수노드갱신을위한매핑함수 ([19], 표 2) 진다. 복호기의입력이서로다른오류수준을가지는조건에서 LDPC 부호의차수분포를잡음임계치 (noise threshold) 관점에서최적화할수있는방법으로잘알려진것은 MET(multiedge type) 기반의밀도진화분석이다. [20] 은 MET 설계기법을이용하여 2-bit/cell MLC 메모리에서두페이지 (page) 의정보를하나의부호어로부호화할경우에는두페이지의오류수준차이가크면클수록한검사노드 (check node) 에연결될변수노드의형태를편향 (biasing) 하는것이잡음임계치관점에서유리하다는것을분석하였다. LDPC 부호의적용외에비트-심볼매핑과 ECC를결합하여부호이득을얻는부호화변조 (coded modulation) 기법도소개되었다. [21] 은 Ungerboeck이제안한 set-partitioning 기반으로설계된심볼매핑, 구성부호로서 BCH 부호를사용하는부호화변조방식을제안하였는데, 제안된방식을 3-bit/ cell MLC 메모리에적용했을때의정정능력이워드라인 (word line) 내 3개페이지를인터리빙 (interleaving) 하고각페이지에독립적으로 BCH부호를적용한경우에비해우수하다는것이확인되었다 < 그림 4>. 그외에 BCH 부호, Reed-Solomon 부호, LDPC 부호를활용한트렐리스 (trellis) 기반의부호화변조에관한연구도진행되었다 [22][23][24]. 그림 4. [21] 에서제안된 BCH 부호기반의부호화변조의정정능력 3. 기타부호화연구 NAND flash 메모리에서소거 (erase) 동작의횟수를줄이기위한방안으로, 1회만기록이가능한광학저장매체용으로제안된 write-once memory(wom) 부호를 NAND flash 메모리에적용하는방안이연구되고있다. WOM 부호는메모리에다시쓰일때저장된값보다같거나크도록하므로소거동작없이재기록 (rewrite) 할수있다. Rivest와 Shamir는기존보다 33% 의정보를더기록할수있는 WOM 부호를제안하였 18 정보와통신

다 [25]. [26] 에서는 q-level cell로일반화하여 WOM부호적용시의용량 (capacity) 이계산되었고, [27] 과 [28] 에서는새로운 WOM 부호로서 floating 부호와 buffer 부호가소개되었다. WOM 부호의이득및용량개선을위한연구외에도 ECC와결합하는방법에관한연구도진행되고있다 [29][30]. 순위변조 (rank modulation) [31] 는특정 cell 하나의절대적인전하량이아니라여러 cell들의상대적인순위로써데이터를표현하는방법으로, 순열 (permutation) 에대한정보로저장되고다른 cell들과의상대적인값으로판별된다. 이는전하누설 (charge leakage) 에대한정도가모든 cell에대해서유사하다는가정하에전하가누설되더라도상대적값에는변화가없다는개념을이용해서오류수준을줄일수있는방법으로제안되었다. 전하누설을제한된크기를갖는심볼에러로모델링 (modeling) 하여순위변조를위한 ECC 연구도진행되고있다 [32]. 그림 5. 시스템관점에서 ECC 설계에서고려해야할요소들 III. NAND Flash 메모리용 ECC 연구방향 1. 부호관점에서의연구 NAND flash 메모리를사용하는데이터저장장치의성능을향상시키기위해서는경판정복호능력이우수한부호를설계하거나경판정복호알고리즘을개선하는것이필요하다. LDPC 부호의예를들면, 경판정복호능력이우수한패리티검사행렬을설계하거나경판정복호를위한후처리과정을개발또는비트반전 (bit flipping) 복호알고리즘을개선하는것이다. 특히비트반전알고리즘은구현복잡도가비교적작기때문에하드웨어사이즈및전력소모측면에서매우유리할것으로예상되므로지속적으로연구하는것이필요하다. 데이터저장장치에서는 UBER 10-15 과같이매우높은수준의신뢰성을만족시켜야하는데, 이를검증하는것은매우어려운일이다. 대수부호에서는매우낮은영역의 UBER을예측하는것이용이하지만, 대부분경판정기반의복호를수행하므로부호이득에한계가있다. LDPC 및 polar 부호와같은부호에서는 [33] 에서소개된후처리과정을이용하여오류마루영역의정정능력을개선할수있다. 다만이부호들의정정능력을예측하는것이매우어렵다. 중요도샘플링 (importance sampling) 과 LDPC 부호의트래핑집합 (trapping set) 을이용하여오류마루영역에서의정정능력을예측하는연구결과들이많이소개되었으나, 메모리시스템에적용되는 LDPC 복호와같이제한된정밀도의메시지를사용하는복호의정정능력을예측하는연구결과는미흡하다. 또한길이가긴부호들이 메모리용 ECC로주로사용되기때문에, 이부호들의트래핑집합을효율적으로찾는알고리즘연구도필요하다. 2. 시스템관점에서의최적설계 NAND flash 메모리를사용하는데이터저장장치를위한 ECC를설계하는경우, 한가지지표만을개선시키는것으로는불충분하다. 즉, 부호의정정능력개선이나저전력설계외에 NAND flash 메모리자체의특성, 구현될컨트롤러 (controller) 그리고이를동작시키는소프트웨어의운용정책등이함께고려되어서, < 그림 5> 와같이같이부호이득외에시스템평가지표인성능 (throughput, latency), 칩크기, firmware 특성등이함께개선되어야한다. 그러나이러한요소들은대부분상호절충 (trade-off) 관계에있기때문에이들을최적화하는것이요구된다. 부호의길이를증가시키고자할경우발생하는제약사항들을살펴보자. 부호의길이가길어질수록부호이득이증가된다는것은잘알려진사실이다. 그러나대부분의시스템에서는 NAND의페이지크기보다작은길이를가지는부호들이적용된다. 그이유는여러페이지에걸쳐져있는정보어를부호화하면복호를하기위해서여러페이지를모두읽어야하므로해당동작의처리시간이많이소요되어읽기성능이저하될수있다. 특히이러한구성은임의읽기 (random read) 성능의심각한저하를발생시킬수있다. 이와동일한이유로여러페이지비트들을모아서하나의심볼로매핑되는비이진부호를사용하거나부호화변조기법을사용하면해당워드라인의모든페이지를읽어야하므로처리시간의증가를가져올수있다. 그리고대체적으로부호길이가길어질수록입력및출력메모리, JUNE 2015 19

로직장치가증가하여하드웨어복잡도및소모전력을증가시킨다. 이와같이, 데이터저장장치에적용하기위한 ECC 설계는부호설계와함께시스템관점에서목표를설정하고이를최적화할수있는설계기법을연구하는것을필요로한다. IV. 결론 현재까지, NAND flash 메모리를사용하는데이터저장장치의성능과신뢰성향상을위한많은 ECC 알고리즘들이연구되고제품에적용되었다. 데이터저장장치의신뢰성과성능등을지속적으로향상시키기위해서는부호자체의한계및시스템관점에서의한계극복을통해서신뢰성, 처리속도개선, 저전력구현, 그리고설계비용감소를달성하는것이필요하다. ECC 알고리즘과이를구현하기위한하드웨어구조, 그리고이를운영하는소프트웨어를종합적으로고려하여야기존의한계를넘을수있을것이다. 참고문헌 [1] K. Prall, Scaling Nonvolatile Memory Below 30nm, in Tech. Dig. Nonvolatile Semiconductor Memory Workshop, pp. 5-10, 2007. [2] C. Trinh, N. Shibata, T. Nakano, M. Ogawa, J. Sato, Y. Takeyama et al., A 5.6MB/s 64Gb 4b/cell NAND Flash Memory in 43nm CMOS, ISSCC Dig. Tech. Papers, pp. 245-246, Feb. 2009. [3] Online: http://www.samsung.com/global/ business/ semiconductor/product/flash-solution. [4] K.-D. Suh et al., A 3.3 V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme, IEEE Journal of Solid-State Circuits, vol. 30, no. 11, pp. 1149-1156, Nov. 1995. [5] G. Dong, N. Xie, and T. Zhang, On the Use of Soft-Decision Error-Correction Codes in NAND Flash Memory, IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 58, no. 2, pp. 429-439, Feb. 2011. [6] G. Dong and T. Zhang, Estimating Information-Theoretical NAND Flash Memory Storage Capacity and Its Implication to Memory System Design Space Exploration, IEEE Transactions on Very Large Scale Integration Systems, vol. 20, no. 9, Sept. 2012. [7] D.-H Lee, J. Kim, and W. Sung, Optimum Quantization for Signal Processing and Error Correction in NAND Flash Memory, International Symposium on Signals, Circuits and System, 2013. [8] N. Mielke, T. Marquart, W. Ning, J. Kessenich, H. Belgal, E. Schares, F. Trivedi, E. Goodness, and L. R. Nevill, Bit Error Rate in NAND Flash Memories, IEEE International Symposium on Reliability Physics, 2008. [9] S. Lin and D. J. Costello, Error Control Coding, 2nd edition, Pearson Prentice Hall. [10] K. Lee, S. Lim, and J. Kim, Low-Cost, Low-Power and High-Throughput BCH Decoder for NAND Flash Memory, IEEE International Symposium on Circuits and Systems, 2012. [11] Y.-M. Lin, C.-H. Yang, C.-H. Hsu et al., A MPCN-Based Parallel Architecture in BCH Decoders for NAND Flash Memory Devices, IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 60, no. 10, Oct. 2011. [12] Micheloni et al., A 4Gb 2b/cell NAND Flash Memory with Embedded 5b BCH ECC for 36MB/s System Read Throughput, IEEE International Solid-State Circuits Conference, 2006. [13] S. Cho and J. Ha, Concatenated BCH Codes for NAND Flash Memories, IEEE International Conference on Communications, 2012. [14] J. Cho and W. Sung, Soft-Decision Error Correction of NAND Flash Memory with a Turbo Product Code, Journal of Signal Processing Systems, vol. 70, no. 2, pp. 235-247, Feb. 2013. [15] Pyndiah, Near-Optimum Decoding of Product Codes: Block Turbo Codes, IEEE Transactions on Communications, vol. 46, no. 8, pp. 1003-1010, Aug. 1998. [16] R. Gallager, Low-density parity check codes, IRE Transactions Information Theory, pp. 212-28. Jan. 1962. [17] J. Wang, G. Dong, T. Zhang, and R. Wesel, Use 20 정보와통신

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약력 2002년홍익대학교공학사 2004년홍익대학교공학석사 2009년홍익대학교공학박사 2009년 ~ 현재삼성전자메모리사업부관심분야 : 메모리, 디지털통신, 오류정정부호, LDPC부호, 반복복호 이기준 2005년부산대학교공학사 2007년포항공과대학교공학석사 2011년포항공과대학교공학박사 2011년 ~ 현재삼성전자메모리사업부관심분야 : 메모리, 디지털통신, 오류정정부호, LDPC부호, 반복복호 이명규 신범규 1999년서울대학교공학사 2006년서울대학교공학석사 2010년서울대학교공학박사 1999년 ~2002년 로커스연구원 2002년 ~2003년 휴맥스전임연구원 2010년 ~ 현재삼성전자메모리사업부관심분야 : 메모리, 디지털통신, 오류정정부호, LDPC부호, 반복복호 공준진 1986년한양대학교공학사 1988년한양대학교공학석사 2005년미네소타주립대학교공학박사 1989년 ~ 2009년삼성종합기술원, 삼성전자기술총괄 / 메모리사업부 2009년 ~ 현재삼성전자메모리사업부 Master 관심분야 : Channel Signal Processing, 오류정정부호, VLSI DSP 22 정보와통신