복합재료 이론을 이용한 다층기판의 휨 해석

복합재료 이론을 이용한 다층기판의 휨 해석 이경호, 홍종파 (삼성전기 종합연구소 CAE Team, E-mail:khlee38@samsung.co.kr, xenotech@samsung.co.kr) Analysis of Multi Layered Board Warpage Using Composite Material Theory Kyung Ho Lee, Jong Pa Hong (Samsung Electro-Mechanics Co.,LTD. R&D Center CAE Team) Abstract Multi layered board, composed of different circuit patterning on each layer has warpage problem because thermal expansion ratios of two materials (board and circuit) are different. This study proposes the simplified method of circuit modeling using the change of material property and composite material theory. And the magnitude of warpage obtained from analysis method by analyzing etching process and experimental method is compared respectively. Key Word : MLB(Multi Layered Board), Warpage, FEM(Finite Element Method), Composite material theory 1. 서론 일반적으로 다층기판은,, 순으로 적층되어 있는 얇은 CCL이라고 불리는 원자재 에 에칭기술을 이용하여 회로패턴을 형성한 후 여러 장을 적층 하고 다시 에칭을 반복하여 제 작한다. 다층기판의 복잡한 여러 공정 중 특히 적층을 위한 압착공정은 고온에서 이루어지기 때문에 이종 재료간의 열팽창계수 차이에 의해 서 잔류응력이 발생하게 되고 이 상태에서 패 턴형성을 위한 에칭공정을 거치게 되면 기판이 휘는 현상이 발생된다. 이러한 기판의 휨은 Chip mounting시 치명적인 결함을 주게 되므로 이를 엄격히 관리하는 것이 매우 중요하다. 따라서 이를 방지하기 위해서는 회로 설계 시 다층기판의 각 층별 회로패턴의 면적 비와 위 치 등을 균형 있게 잘 설계하는 것이 매우 중 요하지만 회로설계상의 문제로 어려운 경우에 는 적절한 Dummy 패턴을 이용하게 된다. 이러한 Dummy 패턴의 설계는 단순히 각 층별 균형을 맞추기 위해, 간의 면적 비 를 맞추는 것만으로 결정되는 것은 아니며 회 로패턴 및 공간상의 제약으로 말미암아 그 위 치도 매우 중요하게 된다. 본 연구에서는 다층 기판의 휨 방향 및 휨 량을 예측하기 위해 유 한요소법을 이용하였고 이를 실험결과와 비교 하였다. 유한요소해석을 위해서는 비선형 구조 해석 전용 S/W인 MSC.MARC2000을 사용하였다. 본 연구 대상인 기판은 회로패턴이 있는 층이 4개 층이며 각 회로 층 사이의 를 포함 할 경우 총 7층으로 이루어져 있다. 그리고 각 기판은 복잡한 패턴을 가진 수십 개의 Chip이 모여 한 장의 기판을 형성하고 있기 때문에 이 를 실제와 똑같이 유한요소모델링 하는 것은 효율면이나 CPU time등의 문제로 인해 불가능 하다. 1

본 연구에서는 복잡한 회로패턴을 유한요소모 델링하기 위한 방법을 복합재료 이론을 이용하 여 새롭게 고안하였다. 그리고 일반적인 구조 해석 프로그램에서는 해석이 어려운 에칭을 재 료의 물성변화를 이용하여 해석함으로써 휨 량 을 예측하였고 해석된 결과와 실험결과를 비교 하였다. 2. 본론 2.1. 다층기판의 기하학적 형상 및 문제점 연구 대상인 다층기판의 층별 구성은 Fig. 1과 같이 회로를 구성하는 4개의 층으로 구성되 어 있으며 층을 포함해서 총 7개 층으 로 1개의 기판에는 60개의 Chip으로 구성되어 있다. L1 L2 L3 L4 Chip 영역 L1 Chip L2 L3 L4 다층기판 Fig. 1 다층기판 층별 구성 기판 제작 공정 중 열이 수반되는 공정인 압착, 에칭공정 등을 거치면서 와 의 열팽 창계수의 차이로 인해 기판이 휘게 되는데 대 상 모델의 경우 심한 면적비 차이로 인해 타 모델보다 기판의 휨 불량에 더욱 취약하다. 기판 제작 공정 중 기판의 Warpage가 발생할 수 있는 조건인 Thermal loading이 가해지는 주요 공정으로는 압착, 에칭공정이 있다. 제작 공정상 Fig. 1의 L2, L3의 패턴이 형성된 상태에서 Fig. 2에서와 같이 먼저 고온인 200 에서 압착을 한 후 상온까지 냉각시키면 다층기판의 내부에는 와 의 열팽창계 수 차이에 의해 잔류응력이 발생하게 된다. 이 상태에서 L1층과 L4층을 에칭 하게 되면 에칭 에 의해 회로를 제외한 나머지 부위의 가 제 거되면서 기판의 Mid line을 중심으로 횡 방향 stress의 불균형이 생기게 되고 이로 인해 기 판이 휘게 된다. 따라서 이러한 기판의 휨을 피하기 위해서는 각 층별 회로패턴을 설계할 때 의 면적이나 위치가 서로 균형 있게 배치되도록 설계해주는 것이 무엇보다 중요하지만 회로설계상의 문제 로 어려운 경우에는 Dummy패턴을 잘 설계하여 이를 보완해주는 것이 매우 중요하다. 온도[ ] 300 200 200 제거 기판 휨 100 40 0 25 투입 압착 상온 에칭 상온 주요공정 Fig. 2 주요공정 온도 Profile 하지만 Dummy패턴을 추가할 수 있는 공간상의 제약으로 말미암아 단순히 L1~L4사이의 면적비 를 똑같이 맞추어주는 것만으로는 기판이 휘는 정도를 효과적으로 줄여줄 수 없게 된다. 따라 서 기판의 휨을 교정하기 위한 Dummy패턴의 설 계는 면적비를 고려한 실험에만 의존할 수 없 게 되어 수치해석을 이용한 설계방법을 고안하 였다. 2

2.2. 유한요소 모델링 기판은 좌우 축 대칭이므로 Symmetric boundary condition을 사용하여 1/2 모델만을 다층기판 1장에는 60개 Chip의 회로패턴과 더 해석하였다. 불어 Dummy패턴이 있기 때문에 이를 모두 고려 한 모델링을 하기 위해서는 일반적인 3D 모델 2.3. 경계조건 링이나 2D Shell 모델링 방법으로는 불가능하 다. 본 연구에서 기판의 휨에 직접적으로 영향을 주는 회로패턴을 해석에 고려하기 위해 각 영 역별 대표 물성과 복합재료 이론을 이용한 다 음과 같이 고안된 방법을 이용하였다. 다층기판을 복합재료 이론을 이용하여 모델링 하기 위해 Fig. 1과 같이 회로패턴이 있는 4개 의 층과 회로 층 사이의 3개의 층, 총 7개의 층으로 나누었다. 각 층의 경우 Fig.3과 같이 위치에 따라 로 된 Dummy패턴영역, 영역, 그리고 Chip영역으로 나누었으며 영역별 물성을 Table 1.과 같이 대입하였다. 실제 기판을 제작할 때 기판에는 외력이 작용 하지 않으므로 Fig. 2와 같은 Thermal loading 만 주었다. 다만 기판의 각 영역별 온도변화에 따른 물성 값의 변화가 매우 중요하게 되는데 이 중 기판의 두께방향을 z축이라 할 때 횡 방 향인 x, y방향의 물성이 기판의 휨을 결정하게 된다. 에칭이란 화학적 반응에 의해 회로를 제외한 나머지 부분의 가 제거되는 현상인데 이러한 에칭전후의 기계적 변화를 해석하기 위해 재료 의 물성변화를 이용한 에칭 시뮬레이션 방법 을 새롭게 고안하였다. 영역 Dummy영역 실제로는 에칭에 의해 가 제거되는 순간의 mass가 떨어져 나가는 현상을 에칭 전후의 물 성변화로 상사 시켜 에칭 전후의 물리적인 변 화를 시뮬레이션 가능토록 하였다. Chip영역 본 연구에서는 L1, L4의 경우 에칭 전에는 전 영역이 인 상태인데 시뮬레이션에서 에칭을 하게 되면 층이, Chip, Dummy 세가 지 영역으로 나뉘어지도록 물성을 변화시켰다. Fig. 3 각 층별 영역 이러한 물성의 변화는 마치 에칭 때문에 회로 를 제외한 나머지 영역의 가 없어지는 것과 기판을 구성하는 총 60개의 Chip은 모두 동일 마찬가지의 해석 결과를 얻을 수 있게 된다. 하므로 Chip 1개의 물성이 전체 Chip영역의 물 성을 대표한다고 가정하였다. 이러한 가정 하 에 먼저 전체 Chip중 1개의 Chip만을 각 층별 로 모델링 한 후 시뮬레이션을 이용하여 인장 실험과 열팽창계수 실험을 하였다. Simulation 을 이용한 가상 실험을 통해 구해진 Chip의 각 방향별 Young s Modulus와 열팽창계수 등을 Chip영역의 대표 값으로 하였으며 이러한 과정 을 통해 Chip의 회로를 실제 모델링 했을 때와 같은 결과를 내도록 하였다. 3

Table 1 해석에 사용된 물성 E α ν [GPa] [10-6/k ] Fig. 5는 상온까지 냉각시켰을 경우 최종적으 로 기판이 휜 모양을 그린 그림이다. 125 0.35 16.86 상온 ~165 23 0.15 13 164 이상 23 0.15 77.5 L1 40.0 0.2 15.14 Chip L2 30.9 0.18 14.46 [에칭 L3 25.4 0.15 13.54 후] L4 95.0 0.32 16.77 Table 1의 해석에 사용된 물성은 원자재 제작 업체에서 제공된 기판의 횡 방향의 물성이며 Chip영역 물성은 시뮬레이션을 이용하여 구한 본 연구에만 해당된 값이다. 3. 결과 유한요소법을 이용하여 주요 공정을 200 (압 착) 40 (에칭:면적비 발생) 상온 냉각 순 으로 해석하였다. (Fig. 2) Fig. 4는 기판의 공정별 휨 변화량 추이를 해 석한 결과이다. 에칭으로 인해 L1, L4층에 불 균형이 커지게 되므로 에칭이 시작되는 40 에 서 급격하게 기판이 휘는 것을 알 수 있다. 164 40 (에칭) Fig. 4 공정별 휨 변화량 추이 Fig. 5 상온까지 냉각 시 기판 휨 해석결과 본 연구에서 새롭게 제안된 모델링 기법과 해석 기법을 검증하기 위해 시뮬레이션 결과와 실험결과를 비교하였다. 기판 휨 변형 실험결과는 총 30개를 샘플링 하여 얻었으며 실험결과 시뮬레이션 결과와는 평균값의 경우 약 17%의 오차가 있지만 Simulation값은 실험값 평균의 ±1σ이내에 든 유효한 결과를 얻었다. 4. 결론 본 연구에서는 복합 다층 기판의 휨 변형을 유한요소법을 이용하여 효과적으로 예측하였다. 유한요소 모델링이나 구조해석 시뮬레이션에서 고려하는 것이 어려웠던 박판회로를 재료의 물성을 이용한 방법으로 상사 시킴으로써 해석에 고려하였다. 또한 일반적인 구조해석 방법이나 S/W로는 유한요소해석이 어려운 에칭을 에칭순간의 재료의 물성변화를 이용한 방법으로 해석 가능케 하였다. 이러한 새롭게 고안된 모델링 기법과 해석 기법을 실험결과와 비교하여 그 타당성을 검증하였다. 4

참고 문헌 1. M. Baek, H. Park, and M. Lee, Finite element modeling of printed circuit board for Structural analysis 2. Barker, D, Pecht, M., Dasgupta, A., and Naqvi, S., Transient Thermal Stress Analysis of a Plated Through Hole Subjected to Wave Soldering, ASME Jouunal of Electronic Packaging, Vol. 113, pp.149-155 3. Pao, Y. and Eisele, E., Interfacial Shear and Peel Stresses in Multilayered Thin Stacks Subjected to Uniform Thermal Loading. ASME Journal of Electronic Packaging, Vol.113, PP.164-172 4. 이대길, 복합재료 역학 및 가공론, 성안당, 1993 5. Daniel, I. And Ishai, O., Engineering Mechanics of Composite Materials, Oxford University Press, 1994 5