석사 학위논문 Master's Thesis 전력 효율적인 저역 통과 필터 설계 Power Efficient Low-Pass Filter Design 신 훈 도 ( 申 訓 到 Shin, Hun Do) 전기 및 전자공학과 Department of Electrical Engineering KAIST 2011
전력 효율적인 저역 통과 필터 설계 Power Efficient Low-Pass Filter Design
Power Efficient Low-Pass Filter Design Advisor : Professor Seung-Tak Ryu by Hun do Shin Department of Electrical Engineering KAIST A thesis submitted to the faculty of KAIST in partial fulfillment of the requirements for the degree of Master of Science and Engineering in the Department of Electrical Engineering. The study was conducted in accordance with Code of Research Ethics. 2010. 12. 16 Approved by Professor Seung-Tak Ryu [Major Advisor]
전력 효율적인 저역 통과 필터 설계 신 훈 도 위 논문은 한국과학기술원 석사학위논문으로 학위논문심사위원회에서 심사 통과하였음. 2010 년 12 월 16 일 심사위원장 심사위원 심사위원 류 승 탁 조 규 형 이 상 국
MEE 20094053 신훈도. Shin, Hun do. Power efficient low-pass filter design. 전력 효율적인 저역 통과 필터 설계. Department of Electrical Engineering. 2011. 47p. Advisor Prof. Ryu, Seung Tak. ABSTRACT In this paper, new low pass filter structure using flipped voltage follower (FVF) and optimization design method of source follower based filter (SFB filter) for low power are proposed. The newly proposed filter structure is composed of FVF and source follower (SF). Negative feedback of FVF generates complex pole pair, and SF cancels the zero generated from FVF. Considering environment variation, zero cancellation technique is introduced. Proposed structure is analyzed in terms of BW-power efficiency, and shows highest BW-efficiency for low Q biquad cell, where large load cap is driven. In addition, proposed design method of SFB filter gives optimization design method using MATLAB and tuning method for accurate design, considering parasitic capacitance and non-ideality of g m of transistor. Proposed structure and design method are realized by 180nm technology, and measured. The measured results give enough effectiveness for proposed structure and design method. Keywords: Low-pass filter, flipped voltage follower (FVF), source follower (SF) i
목 차 Abstract i 목 차 ii 표 목 차 iii 그림목차 iv 1. 서론 1.1 연구 배경 및 목적 1 1.2 Analog filter 의 용도 1 1.3 Filter 의 transfer function 3 1.4 Filter 의 구조 5 2. Flipped voltage follower 를 이용한 filter 2.1 Flipped voltage follower 12 2.2 FVF 를 이용한 biquad cell 13 2.3 FVF filter 의 BW-power 효율성 관점에서의 분석 2.3.1 FVF filter 의 BW-power 효율성 16 2.3.2 SFB filter 와의 비교 19 2.4 4 차 Bessel filter 의 구현 21 2.5 측정 결과 23 3. SFB filter 를 위한 BW-power optimization design 방법 3.1 각각의 transconductance 값에 따른 SFB filter 의 BW-power 효율성 30 3.2 Optimization and tuning 방법 3.2.1 BW-power efficiency 를 위한 SFB filter 의 optimization 36 3.2.2 BW-power efficiency 를 위한 SFB filter 의 tuning 38 3.2.3 Optimization 의 제약과 design 순서 40 3.3 측정 결과 41 4. 결론 45 참고 문헌 46 ii
표 목차 표.2-1 Bessel filter 구현에 필요한 FVF, SFB filter 의 power ratio 21 표.2-2 Biquad cell 들의 design 값 23 표.2-3 온도에 따른 FVF 와 SF 의 residual pole-zero mismatch 23 표.2-4 4차 FVF filter 와 다른 구조 filter와의 성능 비교 28 표.3-1 MATLAB 과 circuit simulation 의 optimization 결과 38 표.3-2 W 0 = 100MHz, Q = 0.541 을 위한 tuning 과정 39 표.3-3 제안된 design 방법과 이전 design 방법의 비교 40 표.3-4 4차 SFB filter 와 다른 구조 filter와의 성능 비교 43 iii
그림 목차 그림.1-1 Filter application 2 그림.1-2 Filter의 W 0, Q 특성 4 그림.1-3 Filter의 형태에 따른 transfer curve 5 그림.1-4 수동 소자를 이용한 2차 low pass filter 6 그림.1-5 2차 Tow-Thomas low pass filter 7 그림.1-6 2차 Sallen-key low pass filter 8 그림.1-7 G m cell 을 이용한 구현 9 그림.1-8 2차 G m -C low pass filter 9 그림.1-9 2차 source follower based filter 10 그림.2-1 Source follower 와 flipped voltage follower 12 그림.2-2 C 2 를 이용한 FVF 의 phase margin 확보 13 그림.2-3 FVF 와 SF 를 이용한 biquad cell 15 그림.2-4 Load cap 이 없을 경우 FVF biquad cell 의 Q, α 에 따른 PR 18 그림.2-5 Q, β 에 따른 FVF filter 의 PR 19 그림.2-6 Q, β 에 따른 SFB filter 의 PR 20 그림.2-7 Q, β 에 따른 SFB, FVF filter 의 PR 21 그림.2-8 4차 single-ended Bessel filter 22 그림.2-9 Zero cancellation 을 위해 수정된 4차 single-ended Bessel filter 22 그림.2-10 전체 block diagram 24 그림.2-11 Chip micrograph 24 그림.2-12 PCB design 25 그림.2-13 Transfer curve 25 그림.2-14 Group delay 26 그림.2-15 HD3 26 그림.2-16 IIP3 27 그림.2-17 P 1dB 27 그림.2-18 Supply voltage 에 따른 figure of merit 29 그림.3-1 g m, capacitance ratio 에 따른 Q 의 변화 31 그림.3-2 α = 0.4, C 1 = C min 일 때의 Q 의 변화와 유효 범위 32 그림.3-3 g m ratio, Q 에 따른 SFB filter 의 PR 의 변화 34 그림.3-4 Load cap 이 달렸을 때 g m ratio, Q 에 따른 SFB filter 의 PR 의 변화 35 그림.3-5 Width 와 bias current 에 따른 parasitic capacitance 36 그림.3-6 Width 와 bias current 에 따른 g m 과 g m /(width) 0.5 37 iv
그림.3-7 Capacitance 와 g m ratio 에 따른 Q 값 38 그림.3-8 Bias current 에 따른 pole 의 위치 39 그림.3-9 Design flow chart 40 그림.3-10 4차 Butterworth filter 41 그림.3-11 Chip micrograph 41 그림.3-12 Transfer curve 42 그림.3-13 HD3 42 그림.3-14 IIP3 42 그림.3-15 P 1dB 43 그림.3-16 Supply voltage 에 따른 figure of merit 44 v
1. 서론 1.1 연구 배경 및 목적 Electronic circuit 과 관련 하여 최근 활발히 연구 되고 있는 첫번째 주제는 fast data transmission 이다. 음성이나 화상 data 의 quality 가 높아짐에 따라 전송 되어야 할 data 의 양이 늘어 나고 있고, 무선 인터넷의 발달로 인해 더 많은 data 를 주어진 시간 내에 보내기 위해, 필요로 하는 signal frequency 는 높아지고 있는 추세이다. 또한 이미 포화 상태에 이르러 있는 frequency band resource 를 해결 하기 위해서, 더 높은 band 를 이용하는 communication system 연구가 활발히 진행 되고 있다. 예로는 비 허가 band 부분인 60GHz 대역을 이용하는 communication system 연구가 활발히 진행 되고 있다. 이에 따라 system 에서 필요로 하는 analog circuit의 bandwidth 또한 높아 지고 있다. 예를 들어 UWB system의 경우 필요로 하는 analog filter 의 cut-off frequency 는 250 MHz, Blue-Ray read chancel 의 경우에는 500MHz 에 이르고 있다. 그리고 60GHz communication system 에서 하나의 표준인 IEEE 802.15.3c standard 에서 AV-OFDM mode의 경우에는 880MHz, 또 다른 표준인 ECMA 387 standard 의 경우에는 1760MHz 에 이르고 있다. 하지만 이러한 high bandwidth 는 높은 power 소모를 필요로 한다. 두번째 연구 방향으로는 hand-held application 이다. 휴대 가능한 전자 기기의 수요가 점점 늘어 나면서 이에 관련된 많은 연구가 이루어지고 있다. Hand-held system 과 기존 system 과의 가장 큰 차이점은 바로 power consumption 이다. Hand-held system 의 경우 제한된 battery를 통해 power 를 공급 받기 때문에, low power consumption 구현이 큰 issue 가 되고 있다. 또한 하나의 기기에 여러 기능이 통합되어 가고 있음에 따라, 이러한 low power issue 는 갈수록 그 중요성이 더해 질것으로 보인다. 이러한 최근 연구 방향에 맞추어, 본 논문에서는 low power 의 특성을 가지는 새로운 analog low pass filter 구조를 제안 한다. 이와 더불어, 기존의 analog filter 구조에서 BW - power 효율성을 최대한 높일 수 있는 design 방법을 제안한다. 1.2. Analog filter 의 용도 일반적으로 electronic circuit 에서 사용되고 있는 analog filter의 기본적인 기능은 입력 signal의 frequency에 따라 출력 gain이 달라, frequency 에 따라 입력 signal이 amplification 되거나, attenuation 된다는 것이다. Filter 를 제외한 다른 일반적인 electronic circuit의 경우에도, parasitic capacitance 나 load capacitance 의 영향으로 인해, high frequency 로 갈수록 gain 이 attenuation 되지만, filter의 경우에는 이보다 더 급격하게 signal 을 attenuation 시키는 특징을 가지고 있다. 이러한 filter는 frequency 특성에 따라, 크게 low pass filter, band pass filter, high pass filter 로 나누어 진다. Analog filter 의 application 을 살펴 보면, 크게 communication system [7] 과 storage device 의 - 1 -
read/write channel [3] 로 나눌 수 있다. Communication system 의 예로써, direct conversion receiver 의 간략한 block diagram 이 그림.1-1(1) 에 나와 있다. (1) (2) 그림.1-1 Filter application. (1) Direct conversion receiver 의 block diagram (2) HDD read/write channel 의 block diagram Communication system 내에서 analog filter 의 주요 역할은 channel equalization 과 interferer rejection 이다. 실제 wireless communication 에서는 우리가 원하는 signal 외에 불필요 한 여러 signal 들이 - 2 -
넓은 frequency 대역을 통해 존재 하게 되는데, 이러한 불필요한 signal 들은 antenna 바로 다음에 오는 channel equalization filter 에 의해 제거가 되게 된다. 또한 system 내에서 leakage 가 발생 할 경우, mixer 에 의해 여러 interferer 가 발생 할 수 있게 되는데, 이러한 성분들 또한 system 내의 filter 에 의해 제거가 된다. 그리고 위에서 예로든 direct conversion receiver 외에 heterodyne receiver 의 경우 intermediate frequency 를 사용 하게 되는데, 이로 인해 image 성분이 나타날 수 있다. 이러한 image 성분을 제거 하기 위한 image rejection filter 또한 communication system 에서 사용 되고 있다. 마지막으로 digital signal 로 conversion 하기 전에 anti-aliasing 을 위한 목적으로 lowpass filter 가 ADC 이전 에 사용 되기도 한다. Analog filter 의 또 다른 사용 예인 HDD disk 의 read/write channel 의 간략한 block diagram 이 그림.1-1(2) 에 나와 있다. 이때에 사용되는 analog filter 의 사용 목적은 anti-aliasing 과 noise rejection 이다. 실제 HDD-disk system 에서 magnetic head 에서 data 를 읽어 들일 경우, 순간적으로 broad-band noise 가 발생 하게 되는데, 이러한 성분은 low-pass filter 에 의해 제거가 된다. 1.3. Filter 의 transfer function Analog filter 의 특성은 기본적으로 transfer function 에 의해 나타나게 되는데, attenuation 이 되는 frequency 대역에 따라 low-pass, band-pass, high-pass filter 로 나뉘게 된다. 기본적인 1차 filter 의 transfer function 은 다음과 형태로 나타나게 된다. H(s) = a 1s + a 0 s + w 0 (1.1) (1.1) 에서 a 1 = 0 이 되면 low pass filter, 반대로 a 0 = 0 이 되면 high-pass filter 의 형태를 띄게 된다. 그리고 w 0 는 pole frequency 를 의미 한다. 이러한 1차 형태의 filter는 가장 간단한 구조 이지만, signal 을 충분히 attenuation 시키기 어렵다는 점과 band-pass filter 의 형태를 구현하지 못한다는 제약이 있다. 이러한 단점을 보완 하기 위해, 일반적으로 filter 는 2차 차수의 filter 조합으로 구현이 되는데, 이러한 2차 filter 를 biquad 라고 지칭한다. 2차 함수의 일반적인 transfer function 은 다음과 같다. H(s) = a 2s 2 + a 1 s + a 0 s 2 + w 0 Q s + w 0 2 (1.2) (1.2) 에서 분자가 a 2 s 2 만 남는 경우에는 high-pass filter, a 1 s 만 남는 경우에는 band-pass filter, 그리고 a 0 만 남는 경우에는 low-pass filter 의 형태가 된다. 분모에 존재하는 W 0 는 resonant frequency 를 의미 하는 term 으로써, 일반적으로 filter의 동작 frequency 를 결정 한다. 그리고 분모에 존재하는 Q 의 정의는 center frequency / band width 로써, 그 값이 클수록 center frequency 에서 sharp 한 형태를 띄게 된다. 또한 S-domain 에서 살펴 보았을 경우, Q 값이 0.5 보다 클 때, complex pole pair 를 갖게 된다. 그림1.2 는 a 0 =1, W 0 =1 인 low pass filter 를 기준으로 Q 값에 따른 - 3 -
transfer curve 와 S-domain 에서 pole 의 위치에 따른 W 0, Q 의 관계를 보여 준다. (1) 그림.1-2 (2) (1) Q 값에 따른 low-pass transfer curve (2) S-domain 에서 pole 의 위치에 따른 W 0, Q 의 관계 Filter 는 앞에서 살펴본 것처럼 attenuation 되는 frequency 대역에 따라서도 나누어 질 수 있지만, 이 외에도 transfer curve 의 모양에 따라서 분류가 될 수 있다. 대표적인 형태로는 Chebyshev filter, Butterworth filter, Bessel filter 가 있다. Chebyshev filter 의 경우 pass-band 에서 equi-ripple 이 생기지만, attenuation 이 가장 급격하게 되는 특징이 있다. Butterworth filter 는 pass-band 가 최대로 flat 하고 attenuation 정도는 위 세 종류의 필터에서 Chebyshev filter 다음으로 sharp 한 특징을 지닌다. Bessel filter 의 경우에는 attenuation 이 가장 덜 하지만, frequency 에 따른 group delay 가 가장 일정하다는 특징을 가지고 있다. Filter 의 형태에 따라 각각의 특징이 다르기 때문에 - 4 -
주어지는 spec. 에 따라 filter 의 형태를 선택 하게 된다. Filter 의 형태에 따른 transfer function 은 일반적인 filter text book 에 나와있다. 그림.1-3 은 4차 low-pass filter 에 대해, filter 의 형태에 따른 transfer curve 를 보여 준다. 여기서 Chebyshev filter 의 ripple 은 0.5 db로 설정 되었다. (1) Butterworth filter (2) Chebyshev filter (3) Bessel filter 그림.1-3. Filter 의 형태에 따른 transfer curve 1.4. Filter 의 구조 - 5 -
위에서 언급한 것과 같이 필요한 spec. 이 주어지면, 이에 따라 filter 의 transfer curve 의 형태와 transfer function 이 정해지게 된다. Filter 의 transfer function 이 정해 지면 이를 실제 회로로 구현을 하게 되는데, 회로의 구조에 따라 각각 다른 장단점이 있기에, 요구하는 spec. 에 따라 적절한 filter 구조를 선택 하여야 한다. Filter 의 transfer function 을 가장 간단하게는 구현 하는 방법은 passive element (resistor, capacitance, inductor) 를 이용하는 것이다. 그림.1-4 는 passive element 를 이용한 2차 low pass filter 를 보여 준다. 그림.1-4. 수동 소자를 이용한 2차 low pass filter 그림.1-4 에 대한 Transfer function, resonant frequency(w 0 ), Q 값은 다음과 같다. R H(s) = s 2 LCR + SL + R W 0 = 1 LC (1.3) (1.4) Q = R C L (1.5) Passive element 를 이용하여 filter 를 구현 할 경우, 장점은 static power consumption 이 없고, high linearity 특성을 가진다는 것이다. 그리고 이를 이용하여 ladder 구조로 설계를 할 경우, filter 의 특성이 element 의 variation 에 insensitive 하게 되는 특성이 있다. 하지만 passive element 를 이용하여 filter 를 구현 할 시 complex pole pair 생성을 위해 사용 되는 inductor 가, 많은 chip 면적을 차지 한다는 단점이 있다. 이러한 단점은 오늘날 하나의 칩에 전체 시스템을 구현하는 SOC (system on chip) 추세에 비추어 볼 때 큰 걸림돌이 된다. 그렇기 때문에 이를 해결 하기 위해 inductor를 사용하지 않고 complex pole pair 를 생성 하는 많은 구조가 연구 되어 왔다. Inductor 를 사용 하지 않고 filter 를 구현 하는 첫 번째 대표적인 구조는 OP-AMP 를 사용하는 Active-RC filter [12] 이다. Active-RC filter 의 구조로는 Tow-Thomas, Sallen-key 가 있다. Tow-Thomas 구조는 다음과 같이 filter 의 transfer function 으로 부터 유도가 가능 하다. H(s) = V out V IN = d s 2 + as + b 양변을 s(s+a) 로 나누면, (1 + b ) V s(s+a) out = - 6 - d V s(s+a) IN (s 2 + as + b)v out = dv IN
b V out = s(s + a) V d out s(s + a) V IN (1.6) V out = ( 1) ( K 1 s ) [( K 2 s + a )V out + ( d/k 1 s + a )V IN], K 1 K 2 = b 그림.1-5 는 (1.6) 의 block diagram 과 이를 구현한 2차 Tow-Thomas low pass filter의 구조를 보여 준다. (1) 2차 Tow-Thomas filter의 block diagram (2) 2차 Tow-Thomas filter의 구현 그림.1-5. 2차 Tow-Thomas low pass filter Tow-Thomas filter 의 transfer function, W 0, Q value 는 다음과 같이 표현 된다. H(s) = 1 R 2 R 4 C 1 C 2 s 2 + 1 1 S + R 1 C 1 R 2 R 3 C 1 C 2 (1.7) 1 W 0 = R 2 R 3 C 1 C 2 (1.8) Q = R 1 C 1 R 2 R 3 C 1 C 2 (1.9) 또 다른 Active-RC filter 인 Sallen-key 구조는 위에서 살펴본 Tow-Thomas 구조와 다르게 하나의 OP-AMP 를 이용하여 2차 filter 가 구현 된다. 또한 ideal 한 OP-AMP 를 이용하여 구현되지 않고, 특정 voltage gain 값을 이용하여 구현 된다는 점도 또 다른 차이점이다. Sallen-key 구조를 이용한 2차 low-pass filter 는 그림.1-6 처럼 구현이 된다. - 7 -
그림.1-6. 2차 Sallen-key low pass filter 위 그림의 2차 Sallen-key low-pass filter 의 transfer function, W 0, Q 는 다음과 같다. H(s) = K/R 1 R 2 C 1 C 2 s 2 + S( 1 + 1 + 1 K (1.10) 1 ) + R 1 C 1 R 2 C 1 R 2 C 2 R 1 R 2 C 1 C 2 1 W 0 = (1.11) R 1 R 2 C 1 C 2 Q = [ R 2C 2 R 1 C 1 + R 1C 2 R 2 C 1 + (1 K) R 1C 1 R 2 C 2 ] 1 (1.12) 이러한 Active-RC filter 의 장점은 linearity 가 좋다는 것이다. Tow-Thomas filter 의 경우 OP-AMP 가 ideal 이라고 가정 할 경우, signal 은 linearity 특성이 좋은 passive R, C 에 의해 처리가 되기 때문에 이러한 특성을 보인다. 하지만 원하는 frequency 대역의 filter 를 구현 하기 위해서는 OP- AMP 는 훨씬 큰 대역까지 high gain 을 보장 하여야 하기 때문에, power consumption 이 크다는 단점이 있다. Active-RC filter 외에 많이 사용 되고 있는 두번째 구조는 G m -C filter [1-7] 이다. G m -C filter 는 G m cell 을 이용하여 passive element 를 구현 하는 것을 기본으로 한다. Resistor 의 경우, negative feedback, inductor 는 positive feedback 을 이용하여 각각 구현이 된다. 그림.1-7 는 Gm-cell 을 통해 구현 되는 passive element 를 보여 준다. 각각의 passive element 에 대한 transfer function 은 다음과 같다. L = R = 1 G m (1.13) C G m1 G m2 (1.14) 이러한 Gm-cell 을 이용한 passive element 를 통해 구현되는 2차 low-pass filter 는 그림.1-8 과 같다. 여기서 G m1 은 voltage 로 들어 오는 입력 signal 을 current 로 변화 시키기 위해 사용 되었다. - 8 -
(1) G m -cell을 이용한 resistor (2) G m -cell 을 이용한 inductor 그림.1-7. G m -Cell 을 이용한 passive element 구현 (1) Passive 2차 low-pass filter (2) 2차 G m -C low-pass filter 그림.1-8. 2 2차 G m -C low pass filter G m -C filter의 transfer function, W 0, Q 값은 다음과 같다. - 9 -
H(s) = G m1g m2 C 1 C 2 s 2 + G m2 S + G (1.15) m3g m4 C 1 C 1 C 2 W 0 = G m3g m4 C 1 C 2 (1.16) Q = G m3g m4 G m2 C 1 C 2 (1.17) G m -C filter 는 active-rc 에 비해 low power 로 high frequency filter의 설계가 가능 하다는 장점이 있지만, linearity 가 떨어 진다는 단점이 있다. 이는 주로 G m -cell 에서 signal 이 processing 되면서 발생 되는 non-linearity 성분에 기인 하는데, 이를 해결 하기 위해 linear 한 G m -cell 구현을 위해 많은 연구가 되고 있다. 마지막으로 살펴볼 analog filter 구조는 source follower based filter (SFB filter) [9] 이다. Source follower based filter 의 경우 complex pole pair 를 생성 하기 위해 positive feedback 을 이용하게 되는데, 이는 impedance 관점에서 보았을 때 positive feedback 을 통해 생성 되는 negative resistance 를 이용하는 것과 같다. Negative resistance 를 통한 conceptual circuit 과 실제 source follower based filer biquad cell 의 실제 회로는 그림.1-9 에 있는 것과 같다. (1) Conceptual circuit (2) 2차 SFB filter 그림.1-9. 2차 source follower based filter Channel length modulation, body effect 를 무시 하였을 경우, SFB filter 의 transfer function, W 0, Q 값은 다음과 같다. H(s) = 1 S 2 C 1 C 2 g m1 g m2 + S ( C 2 g m2 C 2 g m1 + C 1 g m1 ) + 1 (1.18) 0 = g m1g m2 C 1 C 2 (1.19) - 10 -
Q = g m1 g m2c1 C 2 g m1 C 2 g m2 C 2 + g m2 C 1 (1.20) SFB filter 장점으로는 low power consumption 을 들 수 있다. Active-RC filter 와 G m -C filter 의 경우 OP-AMP 와 G m -cell 을 구현 하는데 많은 power 가 소모 될 수 있지만, SFB filter 의 경우 두 개의 branch 만을 통해서 pseudo differential 로 complex pole pair 가 생성 되기 때문에, 다른 구조에 비해서 비교적 작은 power consumption 을 통해 filter 의 구현이 가능 하다. 또한 source follower 자체 내에 존재 하는 negative feedback 에 의해 좋은 linearity 성능을 보여 준다. 또 다른 장점으로는 load impedance 를 drive 할 수 있다는 것과 additional circuital pole 이 존재 하지 않는다는 것이다. 단점으로는 filter의 gain이 source follower 의 특성상 0 db 이상 올라 갈 수 없다는 것과 W 0 과 Q 를 별개로 tuning 하지 못한다는 것이다. - 11 -
2. Flipped voltage follower 를 이용한 filter 본 장에서는 Flipped voltage follower (FVF) 를 이용하여 구현한 새로운 filter 구조를 제안한다. 이는 두 개의 branch 에서 differential 로 complex pole pair 가 생성 된다는 점에서 SFB filter 와 비슷하지만, SFB filter 가 positive feedback 을 통해 Q 값을 조정 하는 반면에 새롭게 제안 되는 구조는 negative feedback 을 통하여 Q 값을 조정 하게 된다. 새롭게 제안되는 FVF filter 는 BW power 관점에서 분석 되었을 경우, low Q cell 에 효율성이 뛰어나다는 장점을 보여 준다. 2.1. Flipped voltage follower (1) (2) 그림.2-1. (1) Conventional source follower. (2) Flipped-voltage follower 그림.2-1 는 SF 와 FVF 의 circuit diagram 을 보여 준다. SF 는 gain 이 1에 가깝고 output impedance 가 작아 일반적으로 buffer 로써 사용이 된다. 하지만 channel length modulation 에 의한 transistor 의 output impedance 와 body effect 를 무시 하더라도, drive 하는 load resistance 의 값이 작거나, high frequency 가 되어 load capacitance 의 impedance 값이 작아지면, load 를 통하여 다소 많은 current 가 흐를 수 있다. 이는 transistor M n1 을 통하여 흐르는 current 가 줄어들게 하여, 결과적으로 gain이 1보다 작아지게 만든다. [10]. 대조적으로 input transistor 주변으로 negative feedback 으로 구성 되어 있는 FVF 는 channel length modulation 에 의한 output impedance 와 body effect 를 무시 할 경우, load impedance 값이 작아 지더라고 M n1 에 흐르는 current 는 고정이 된다. 그리하여 V GS1 이 일정 하게 유지 되어 load 에 상관 없이 gain 이 1이 된다. Channel length modulation 을 고려 하더라도, FVF 는 negative feedback 의 영향으로 인해, output impedance 가 loop gain 만큼 줄어들게 된다. 그리하여 load impedance 값이 작더라고 gain 은 1에 가깝게 유지 될 수 있다. SF, FVF 의 transfer function 은 각각 (2.1), (2.2) 와 같이 유도 된다. H(s) = 1 1 + 1 g m1 r 01 + 1 g m1 r 0b + SC 1 g m1 (2.1) - 12 -
H(s) = g m1 g m2 + g m1 r 0b S ( C 1 + C 1 ) + 1 + 1 + 1 + g m2 + g (2.2) m1 + g r 0b r 01 r 01 r 02 r 01 r 0b r 02 r 0b r 01 r m1 g m2 0b 2.2 FVF 를 이용한 biaquad cell 그림.2-1 (b)에 나와 있는 FVF 는 negative feedback 을 이용하기 때문에 stability 문제가 발생 할 수 있다. FVF 내에 존재 하는 loop 에는 2개의 pole 이 M n1 의 source, drain 에 존재 하게 된다. Load capacitance 가 drive 될 경우, M n1 의 source 에 존재 하는 capacitance 가 drain 에 존재 하는 capacitance 보다 크지만, source 에서 보이는 impedance 값이 drain 에서 보이는 impedance 값보다 작기 때문에 2개의 pole 은 비슷한 frequency 대역에 위치 할 수 있다. 이는 loop gain 이 1이 될 때, phase 가 0 근처의 값이 되게 하여 stability 문제를 일으키게 된다. Phase margin 이 부족 하여 stability 문제가 발생 하게 되면, step response 에서 ringing 이 발생 하여 settling 이 늦어 질 수 있다. 그리고 frequency response 에서는 complex pole 이 발생 하여 특성 frequency 에서 peaking 이 발생 할 수 있다. 이를 해결 하는 방법은 그림.2-2 처럼 M n1 의 drain 에 capacitance 를 달아 M n1 1에서 생기는 pole을 dominant pole 로 만드는 것이다. 이렇게 되면 충분한 phase margin이 확보 되어 그림에서 보듯이 frequency response 에서의 peaking 이 줄어 들게 된다. 그림.2-2. C 2 를 이용한 FVF 의 phase margin 확보 C 2 의 값을 증가 시키는 것 외에도, M n1, M n2 의 transconductance 값을 조절 하여서도 phase margin 을 확보 할 수 있다. 이를 위하여 dominant pole, second pole, loop gain 을 수식적으로 간략화 하여 구하면 다음과 같다. - 13 -
P 1 = 1 C 2 r 02 g m1 r 01 (2.3) P 2 = g m1 C 1 (2.4) Loop gain = g m2 r 02 g m1 r 01 (2.5) 앞에서 말하였듯이 C 2 값이 증가 하게 되면 dominant pole이 low frequency 로 이동 하여 phase margin을 확보 하게 된다. 그 외에도 C 1 의 값을 감소 시키면second pole 이 high frequency 로 이동 하여 phase margin 이 확보 된다. Capacitance 값을 조절 하는 것 외에도, g m1 을 증가 시키게 되면, loop gain 이 증가 하면서, dominant pole 은 low frequency, second pole 은 high frequency 로 이동 하여 phase margin 이 증가 하게 되고, g m2 를 감소 시키게 되면 loop gain 이 감소 하여 phase margin 이 증가 하게 된다. 이렇게 capacitance 와 transconductance 값을 이용하여 phase margin 을 조절 할 수 있다는 것은, S-domain 에서 Q 값을 조절 할 수 있다는 것을 의미 한다. Channel length modulation 과 body effect 를 무시 하였을 경우, FVF 의 transfer function, W 0, Q value, 는 다음과 같이 유도 된다. H(s) = SC 2 g m1 + g m1 g m2 S 2 C 1 C 2 + SC 2 g m1 + g m1 g m2 (2.6) 0 = g m1g m2 C 1 C 2 (2.7) Q = g m2c 1 g m1 C 2 (2.8) (2.8) 에서 보듯이 Q 값은 gm 2, C 1 에 비례 하고, gm 1, C 2 에 반비례 한다. Q 값이 증가 할 수록, phase margin 이 작아 지는 점을 고려 하였을 때, 이는 위에서 설명한 phase margin 과 capacitance, g m 과의 관계와 일치 한다. Channel length modulation 을 고려 하여 좀더 정확한 transfer function 을 유도 하면 다음과 같이 나타난다. H(s) = SC 2 g m1 + g m1 g m2 + g m1 r 0b S 2 C 1 C 2 + S ( C 1 + C 1 + C 2 + C 2 + C r 0b r 01 r 01 r 2 g m1 ) + 1 + 1 + 1 02 r 01 r 02 r 01 r 0b r 02 r 0b + g m2 r 01 + g m1 r 0b + g m1 g m2 (2.9) Transfer function (2.6) 에서 주목할 점은 바로 zero 가 발생 한다는 것이다. Zero 가 발생 하게 되면 frequency 가 증가 할수록 gain 이 증가 하게 되는데, 이는 입력이 일정 하다고 가정 할 경우, frequency 가 증가 할수록 C 2 의 impedance 값이 감소 하여 M n2 의 gate 에 걸리는 signal 값이 감소 하여, 반대로 V OUT 은 증가하는 것으로 이해 할 수 있다. (2.6) 으로부터 zero 의 위치는 다음과 같이 표현 된다. z = g m2 C 2 (2.10) (2.7), (2.8), (2.10) 의 수식들로부터 W 0, Q, W z 의 관계는 다음과 같이 정리 될 수 있다. - 14 -
W 0 = W Z / Q (2.11) (2.11) 로부터 Q value 가 매우 높게 된다면 W z 가 W 0 에 비해 상대적으로 높은 frequency 에 존재 한다는 것을 알 수 있다. 만약 zero 가 관심 없는 out-of band 에 존재 한다면, 그 영향을 무시 할 수 있지만, 이러한 경우는 매우 제한 된다. 예를 들어 7차 Butterworth filter 에서 40dB attenuation 을 고려 하였을 경우 하나의 zero 를 무시 할 수 있게 된다. 그러므로 일반적인 filter 를 design 하기 위해서는 zero 의 영향을 제거 하여야 한다. Zero 를 제거 하지 않게 되면, Q 값이 0.707 보다 작더라고 frequency response 에서 peaking 이 발생 할 수 있고, attenuation 이 제대로 되지 않게 된다. 이를 위해서는 하나의 pole 을 가지고 있는 SF 를 이용할 수 있다. Channel length modulation, body effect 를 무시 하였을 때, SF 의 pole 은 (2.1) 으로 부터 다음과 같이 유도 된다. p = g m1 C 1 (2.12) 만약 (2.10) 의 zero 와 (2.12)의 pole 이 같은 위치에 있도록 보장 된다면, zero 의 효과는 제거 된다. Common mode voltage 를 고려 하여 NMOS 로 이루 어진 FVF 다음에 PMOS SF 가 연결된 구조가 그림.2-3 에 나와 있다. 그림.2-3 에 나와 있는 biquad cell 의 transfer function 은 다음과 같다. H(s) = 그림.2-3. FVF와 SF를 이용한 biquad cell SC 2 g mn1 + g mn1 g mn2 S 2 C 1 C 2 + SC 2 g mn1 + g mn1 g mn2 1 1 + SC 3 /g mp1 (2.13) 만약 g mn2 /C 2 = g mp1 /C 3 가 된다면, (2.13)의 수식은 다음과 같이 된다. H(s) = g mn1 g mn2 S 2 C 1 C 2 + SC 2 g mn1 + g mn1 g mn2 (2.14) (2.14) 에서 보듯이 FVF 의 zero 가 SF 의 pole 을 통하여 사라지기 때문에, 제안된 구조는 low pass filter 를 위한 biquad cell 로 사용 할 수 있다. FVF 의 단점은 작은 signal swing range 이다. 회로가 제대로 작동 하기 위해서는 M n1, M n2 가 saturation region 에서 작동 하여야 한다. 이를 위한 조건은 다음과 같다. - 15 -
V in,com < V GS2 + V TH1 (2.15) V ov2 + V GS1 < V in,com (2.16) 여기서 V in,com 은 input common mode level, V ov 는 overdrive voltage, V GS VTH 를 의미 한다. (2.15), (2.16) 으로부터 input signal range 는 V TH2 V ov1 으로 주어 진다. 그렇기 때문에 signal range 를 증가 시키기 위해서는 M n2 를 thick gate device 로 사용 할 수 있다. Full signal range 를 위해서, input common voltage 는 다음과 같이 주어진다. V in,com = V GS2 + V GS1 2 + V TH1 V TH2 2 (2.17) 그렇기 때문에 이전 단의 output common voltage 를 고려 할 경우, full signal range 를 위해서는 M n2 를 조절 하여 common mode voltage 를 맞추는 것이 효율 적이다. 2.3 FVF filter 의 BW power 효율성 관점에서의 분석 이번 장에서는 BW power 효율 관점에서 제안된 구조를 분석 하고, 기존의 SFB filter 와 비교 하였다. 두 구조 모두 load impedance 를 drive 할 수 있다는 장점을 가지고 있기 때문에, load capacitance 값에 따라 분석이 되었다. 2.3.1 FVF filter의 BW power 효율성 BW power 효율성을 분석 하기 위해 먼저 2가지 가정을 하였다. 첫번째는 signal range 가 bias current 에 상관 없이 일정 하다는 것이고, 두번째는 capacitance 의 최소 값이 특정 값으로 제한 된다는 것이다. Signal range 의 경우 system specification 보다 커야 하고, 이는 bias current 와 상과 없이 항상 보장 되어야 한다. 그리고 capacitance 값의 경우 process 제약으로 인해 최소 값이 제한 된다. 예를 들어 이 논문에서 사용한 TSMC 018 공정의 경우 최소 MIM capacitance 값은 20fF 이다. 그러므로 위의 2 가정은 유효 하다고 볼 수 있다. 위의 첫번째 가정으로부터 몇 개의 특성이 도출 될 수 있다. Square law drain current 공식을 사용 하면, NMOS 의 transconductance 은 다음과 같이 표현 된다. g mn = 2I D μ n C ox W/L = 2I D /V ov (2.18) Signal range 가 일정 할 경우, V ov 가 bias current 에 상관 없이 일정하게 유지 되게 되는데, 그러면 g m 은 bias current 에 의해서만 조절이 된다. 또한 그림.2-2 에 있는 g mn1, g mn2 는 동일한 bias current 를 이용하고 있기 때문에, V ov 가 특정 값으로 일정 할 경우, g mn1, g mn2 는 서로 비례 관계가 된다. (g mn2 = α g mn1 ) 이러한 관계가 성립 될 경우, 수식 (2.8)은 다음과 같이 다시 표현 될 수 있다. - 16 -
Q = α C 1 C 2 (2.19) (2.19) 를 통해 V ov 가 특정 값으로 고정이 된다면 Q 값은 capacitance ratio 를 통해서만 조절이 가능 하다는 것을 알 수 있다. FVF filter의 W 0 (2.7)는 Q 값 (2.8)을 통하여 다음과 같이 표현 될 수 있다. 0 = Q g mn1 C 1 (2.20) 원하는 resonant frequency가 W 0f 로 고정 되었다고 할 경우, 필요한 g mn1 은 g mn1,req = 0fC 1 Q (2.21) 로 유도가 된다. 동일한 방법으로 (2.11)로부터 zero 를 cancel 하기 위해서 필요한 g mp1,req 값은 다음과 같이 표현 된다. z = 0f Q = g mp1 C 3 g mp1,req = 0f C 3 Q (2.22) 그러므로 고정된 W 0f 를 위해 필요한 전제 bias current 는 I bias,req = 0f (C 1 V ov,n1 /Q + C 3 V ov,p1 Q)/2 (2.23) 로 표현이 된다. (2.23) 에서 g mn2 를 위해 필요한 bias current 는 g mn1 과 동일한 branch 에 존재 하므로 포함 되지 않았다. (2.23) 에서 low power design 을 위해서는 minimum capacitance 가 사용 되어야 한다. 만약 M n1 과 M p1 의 V ov 가 동일 한 값으로 고정 된다면, power ratio (PR) 은 다음과 같이 유도 된다. PR = 2 I bias,req = 1 + Q, (Q < α) (2.24) 0f C min V ov Q (2.24) 는 고정된 resonant frequency 에 대하여 Q 값에 따라 필요한 power 의 관계를 보여 준다. 주목 할 점은 위의 수식은 Q < α 인 경우에만 유효 하다는 것이다. 왜냐하면 (2.19) 에서 C 1, C 2 의 최소 값은 같고, C 1 은 이미 최소 값으로 가정 되었기 때문이다. Q > α 인 경우에는, (2.23) 에 있는 C 1 을 (2.19) 를 이용하여 C 2 로 치환 함으로써 다음과 같이 유도가 가능 하다. Q = α C 1 C C 1 = C 2Q 2 2 α I bias,req = 0f ( C 2Q 2 α V ov,n1/q + C 3 V ov,p1 Q)/2-17 -
PR = 2 I bias,req = Q + Q, (Q > α) (2.25) 0f C min V ov α 그림.2-4 는 (2.24), (2.25) 을 그래프의 형태로 보여준다. 그림.2-4. Load cap이 없을 경우 FVF biquad cell의 Q, α 에 따른 PR 일반적으로 thick oxide TR 의 g m 은 일반적인 TR 의 g m 보다 작기 때문에, α는 1보다 작게 설정 되었다. 그리고 Q 의 최소 값은 complex pole pair 조건을 위해 0.5로 정해졌다. 그림.2-4 로 부터 제안 된 구조는 low Q 에 보다 더 power efficient 하다는 것을 알 수 있다. 그리고 α가 1에 가까울수록 BW - power 효율성이 높아 지게 되는데, 이는 g m2 의 값이 높아 지기 때문이다. 하지만 적절한 common mode voltage 를 위해, α는 1보다 작게 조절 될 수 있다. 위의 분석에서는 load capacitance 의 영향이 무시 되었다. 하지만 실제 system 에서는 다음 단의 VGA나 ADC 에 의해 큰 load capacitance가 drive 될 수 있고, 이는 filter 의 W 0 나 Q에 영향을 줄 수 있다. Load capacitance의 영향을 고려 할 때, (C load = β C min ), PR 의 수식은 다음과 같이 표현 될 수 있다. PR = PR = 2 I bias,req = 1 + βq, (Q < α) (2.26) 0f C min V ov Q 2 I bias,req = Q + βq, (Q > α) (2.27) 0f C min V ov α 그림.2-5 은 (2.26, 2.27)을 그래프의 형태로 보여 준다. 여기서 α = 1 로 가정 되었다. - 18 -
그림.2-5. Q, β에 따른 FVF filter의 PR 그림.2-4 에서 알 수 있듯이, load capacitance 의 영향이 증가 할수록 PR의 값과 기울기는 증가 하게 된다. 그러므로, load capacitance 의 값이 커질수록 제안된 구조는 low Q 에 대해 더 좋은 BW power 효율성을 보여 주는 것을 알 수 있다. 지금까지의 분석을 통해 제안된 FVF filter 구조는 low Q 성분이 많은 Bessel filter 에 더 적합하다는 것을 알 수 있다. BW power 효율성이 좋은 design 을 위해서는 다음과 같은 순서를 따라 filter 를 design 할 수 있다. - M n1, M n2 에 흐르는 최대 bias current 를 설정. - Signal range 와 input common mode voltage 를 고려 하여 M n1, M n2 의 size ratio 를 설정. 그렇게 되면 α값은 고정이 됨. - Design 하고자 하는 filter 의 Q 값이 α 보다 작다면, C 1 을 최소 값으로 정하고, 그렇지 않다면 C 2 를 최소 값으로 설정. - 최소 값으로 정해 지지 않은 나머지 capacitance 값을 조절하여 원하는 Q 값으로 맞춤. - Bias current 와 M n1, M n2 의 size를 조절 하여 V ov 를 일정 하게 유지 하면서 W 0 를 원하는 값으로 조절. - Signal range 를 고려 하여, M p1 의 size ratio 를 설정 하고, C 3 의 값을 최소 값으로 설정. - M p1 의 size 를 조절 하여 V ov 는 일정 하게 유지 시키면서, bias 값을 조절 하여 zero cancellation 함. 2.3.2 SFB filter 와의 비교 그림.1-9 에 나와 있는 SFB filter 는 zero cancellation 이 필요 없기 때문에, 이를 위한 추가적인 power 가 소모되지 않는다. 이러한 SFB filter 는 design 편의 성을 위해 g mn1 = g mn2 = g mn 로 설정 할 - 19 -
경우, W 0, Q 값은 다음과 같이 나타난다 [9]. g mn 0 = (2.28) C 1 C 2 Q = C 2 C 1 (2.29) SFB filter 의 PR 를 위와 같은 방법으로 유도 할 경우, 다음과 같이 표현 된다. PR = PR = 그림.2-6는 (36, 37)을 그래프의 형태로 보여 준다. 2 I bias,req = β, (Q < β) (2.30) 0f C min V ov Q 2 I bias,req 0f C min V ov = Q, (Q > β) (2.31) 그림.2-6. Q, β에 따른 SFB filter의 PR SFB filter 의 PR 경우, FVF filter 와 마찬가지로 load capacitance 의 영향이 증가 할수록, 기울기가 증가 한다. 하지만 FVF filter 와는 반대로 Q 값이 증가 할수록 더 좋은 BW power 효율성을 보여 준다. 그림.2-7 은 β = 1, 10 일 때, SFB filter와 FVF filter 간의 비교를 보여 준다. 여기서 thick oxide TR 을 고려 하여 α = 0.8 로 가정 되었다. 만약 load capacitance 의 영향이 없다면, SFB filter가 Q 값에 상관 없이 FVF filter 보다 더 좋은 BW - power 효율성을 보여 준다. 이는 FVF filter 에서 zero cancellation 을 위해 추가적으로 필요로 하는 power 때문이다. 하지만 만약 큰 load capacitance 가 drive 되었을 때는, FVF filter 가 Q 값이 낮을 때에 더 좋은 성능을 보여 준다. SFB filter 와 FVF filter 를 비교 할 시, 주의 할 점은 두 filter 의 V ov 가 같은 값으로 가정 되었다는 것이다. V ov 가 같다고 가정 할 경우, SFB filter 가 FVF filter 보다 더 좋은 signal swing 특성을 보여 주지만, thick oxide TR 을 사용 함으로써, FVF filter 를 통해서도 충분한 signal range 를 얻을 수 있다. - 20 -
그림.2-7. Q, β에 따른 SFB, FVF filter의 PR 표.2-1 Bessel filter 구현에 필요한 FVF, SFB filter의 power ratio Filter order 2 3 4 5 6 7 8 Q (Q > 0.5) 0.58 0.69 0.52 0.81 0.56 0.92 0.61 1.02 0.53 0.66 1.13 0.51 0.56 0.69 1.23 PR (FVF) 7.52* 8.35* 7.12* 2.04 7.39* 2.07 7.74* 2.3 7.19* 2.18 2.54 7.06* 2.35 2.14 2.77 Total PR (FVF) 7.52 8.35 9.16 9.46 10.4 11.91 14.32 PR (SFB) 17.2* 14.5* 1.92 12.3* 1.79 10.9* 1.64 9.8* 1.89 1.52 8.85* 1.96 1.79 1.45 8.13* Total PR (SFB) 17.2 14.5 14.22 12.69 11.44 12.26 13.33 * : Load capacitance 가 drive 됨. 표.2-1 은 α = 0.8, β = 10 인 경우, Bessel filter를 design 할 때 필요한 PR 를 보여 준다. Complex pole pair 조건을 고려 하여, Q < 0.5 경우는 제외 되었다. 표 1 에 나와 있듯이, filter의 차수가 8 보다 작은 경우에는, FVF filter가 zero cancellation을 위해 추가적인 power 를 필요로 하지만, SFB filter 보다 더 좋은 power 효율성을 보여 준다. 2.4 4차 Bessel filter의 구현 제안된 biquad cell 을 이용하여 그림.2-8 에 나와 있는 것처럼, single ended 4차 Bessel filter가 design 될 수 있다. 이 구조에서는 NMOS input transistor 의 FVF와 PMOS input transistor 의 SF 로 구성 되어 있다. (2.18) 를 이용하면 zero cancellation 을 위한 조건이 다음과 같이 표현 된다. 2I B1 μ n2 C oxn ( W L ) 2I B2 μ p1 C oxp ( W n2 L ) p1 = (2.32) C 2 C 3-21 -
그림.2-8. 4차 single - ended Bessel filter (2.32)을 보았을 경우, pole 과 zero 위치가 environment variation 에 따라 변할 수 있다는 것을 알 수 있다. Process randomness 에 의한 영향이 무시 되어 C ox, L, W가 같아 진다 하더라도, NMOS와 PMOS의 온도에 따른 mobility mismatch 에 의해 pole과 zero 는 달라질 수 있다. 환경에 따라 pole, zero 의 위치가 달라지는 문제점은 FVF와 SF를 재배치 함으로써 해결 될 수 있다. 그림.2-9은 수정된 4차 Bessel filter 를 보여 준다. 아래의 구조에서 첫번째 biquad cell 은 NMOS 로만 이루어져 있고, 두번째 biquad cell은 PMOS 로만 이루어져 있다. 그렇기 때문에 zero cancellation 을 위한 조건은 다음과 같이 다시 표현 될 수 있다. 그림.2-9. Zero cancellation 을 위해 수정된 4차 single - ended Bessel filter C 2I B3 μ n3 C oxn ( W 5 L ) n3 = C 2 2I B1 μ n2 C oxn ( W L ) n2 (2.33) (2.33) 에서는 모든 term 들이 비례 형태로 나타나기 때문에, 비교적 정확한 pole, zero cancellation 이 보장 된다. 그림.2-9 에서 I B = 10uA 일때, 각각의 W 0, Q 값은 표.2-2 와 같이 design 되었다. - 22 -
표.2-2 Biquad cell 들의 design 값 1st biquad cell 2nd biquad cell f 0 (MHz) 214 187 Q 0.81 0.522 f pole (MHz) 174 120 f zero (MHz) 152 110 Power 효율성을 위해 높은 W 0 를 위해서는 NMOS로 이루어진 FVF 가 사용 되었다. 실제로 FVF와 SF 사이에는 parasitic effect 로 인해 pole, zero 간의 mismatch 가 더 발생 할 수 있고, 이는 magnitude response 에 변화를 준다. 하지만 특정 범위까지의 mismatch 가 보장 된다면, 이 영향은 무시 될 수 있다. 이를 증명 하기 위해 온도에 따른 pole, zero 위치 변화를 simulation 하였다. 표.2-3 은 cancel 되어야 할 pole, zero의 온도에 따른 변화를 보여 준다. 표.2-3 온도에 따른 FVF 와 SF의 residual pole-zero mismatch 1st biquad cell Temp. f pole (MHZ) f zero (MHz) f pole /f zero 0 C 183 160 1.144 50 C 168 146 1.151 100 C 154 134 1.149 2nd biquad cell Temp. f pole (MHZ) f zero (MHz) f pole /f zero 0 C 122 112 1.089 50 C 118 109 1.083 100 C 116 107 1.084 Pole, zero 간의 비율은 100 도의 온도 변화에 대해 0.6% 가 변하게 된다. Pole, zero 의 비율이 1.1, 1.08 로 mismatch 가 발생 할 경우, cut-off frequency 는 mismatch 가 전혀 없을 경우 보다 약 1.14 배 증가 하게 된다. 하지만 이는 추가적인 resonant frequency tuning circuit 을 통하여 조절 가능 하기 때문에, 주요 application 에서는 큰 문제가 되지 않는다. 그렇기 때문에 pole, zero 의 mismatch 가 filter 의 requirement를 만족 하도록 보장 된다면, 추가적인 pole, zero cancellation 을 위한 회로는 필요로 하지 않는다. 2.5 측정 결과 실제 system 에서 filter 가 한 부분으로 들어갈 경우, filter 가 drive 해야 하는 것은, 다음 stage의 input capacitance 이다. 하지만 filter 한 부분만을 측정 하기 위해서는 capacitance 가 아닌 50 ohm 을 drive 해야 한다. 저항이 바로 filter의 output 에 연결 될 경우, filter 의 transfer function 에 큰 영향을 주기 때문에, 50 ohm 을 drive 하기 위해 output buffer 가 source follower 형태로 design 되었다. 하지만 output buffer 가 filter 에 추가로 연결 될 경우, 이는 gain, linearity 등과 같은 filter 자체의 특성에 영향을 미칠 수 있다. 이를 고려 하기 위해, 그림.2-10 과 같이 스위치를 이용하여 - 23 -
filter core 를 제외한 나머지 부분만을 측정 할 수 있도록 design 되었다. 그림.2-10. 전체 block diagram SW1, 2 가 on 일 경우, filter core, output buffer 외에도 PCB 부분을 포함한 chip 전체의 결과가 측정 된다. 그리고 SW3 만 on 일 경우에는 filter core 를 제외한 나머지 부분인 output buffer, PCB 에 의한 결과가 측정 된다. Filter core 를 제외한 나머지 부분만을 정확히 측정 하기 위해서는, filer core 의 output common voltage 와 동일한 전압이, 두번째 mode (SW3 만 on 인 경우)에서 input common mode voltage 로 들어가야 한다. Filter core 의 output common voltage 값은 post simulation 결과 값을 기초로 하여 결정 되었다. 제안된 filter 구조는 0.18um CMOS 공정과 1.8V supply voltage 에서 구현 되었다. Load capacitance 는 200fF 으로 가정 되었다. Chip micrograph 는 그림.2-11 에 나와 있다. Filter core 의 면적은 0.011mm 2 이다. 그림.2-11. Chip micrograph 구현된 chip 은 그림.2-12 에 있는 것과 같은 PCB 를 통해 실제 측정 되었다. 입력 signal 은 SMA 를 통해 들어와 transformer 를 거쳐 differential signal 로 나누어 진다. Differential signal 은 DC blocking cap 과 matching 을 위해 있는 50 ohm 을 통해 chip 에 들어가게 된다. 출력단도 입력단과 동일하게 구성 되었다. Bias current 는 가변 저항을 통해 조절 가능 하도록 설계 되었다. 그리고 - 24 -
그림.2-12. PCB design (1) SMA (2) Transformer (3) DC blocking cap (4) 50 ohm filter core 만의 power 를 측정 하기 위해 filter core 와 buffer 의 VDD 는 각각 따로 사용 되었고, ground 는 같이 공유 하였다. Supply 안정화를 위한 bypass cap 은 10uF 을 4개 사용하였고, common mode voltage 안정화를 위해서는 2개를 사용하였다. (5) 가변 저항 (6) SW1,2 (7) SW3 (8) Buffer VDD (9) Ground (10) Filter core VDD (11) Input common voltage 그림.2-13. Transfer curve Transfer curve 는 그림.2-13 에 있는 것처럼, bias current 를 변화 시키면서 측정 되었다. 그림에서 보듯이, bias current 가 변하여도 제안된 pole-zero cancellation technique 에 의해 pole-zero mismatch 에 - 25 -
의한 영향은 나타나지 않는다. Bias current, I bias = 10uA 인 경우 cut-off frequency 는 120MHz 로 측정 되었다. Frequency 가 350MHz 근처가 되면 peaking 이 발생 하게 되는데, 이는 PCB 를 통한 signal leakage 에 의한 것이다. 그림.2-14. Group delay Group delay는 120 MHz BW setting 에서 측정 되었고, input power 는 -8dBm 이 들어갔다. 그림.2-14 에서 보이듯이, in-band frequency 에서 변화는 270ps 보다 작게 측정 되었으며, 이는 8.3% variation 과 일치한다. 그림.2-15. HD3 Signal linearity 는 third harmonic distortion (HD3)을 통하여 측정 되었다. BW는 120MHz 로 setting 되었고, 입력 frequency 는 30MHz 로 주어졌다. PCB, matching network 의 영향을 고려 하기 위해 filter core 의 HD3는 전체 회로의 HD3 로 부터 추출 되었다. 그림.2-15 에 나와있듯이, 추출된 - 26 -
결과는 post simulation 결과와 거의 일치한다. 입력이 750mVpp 인 경우 HD3 는 -40dB 보다 작게 측정 되었다. Intermodulation signal의 linearity 는 IIP3 를 통하여 측정 되었다. BW, 입력 signal 의 center frequency, spacing 은 각각 120MHz, 25MHz, 5MHz 로 setting 되었다. 측정된 IIP3는 그림.2-16 에 나와 있듯이 15dBm 이다. Linearity 특성이 좋은 FVF, SF 로 인해, 제안된 구조는 low power design 에도 불구 하고 높은 linearity 성능을 보여 준다. P 1dB 는 120MHz BW setting에 10MHz 입력signal 로 측정 되었고, 결과는 그림.2-17 에 나와 있듯이 6dBm 이다. 그림.2-16. IIP3 그림.2-17. P 1dB In-band input referred noise 와 power consumption 는 각각 511uVrms, 180uW 로 측정 되었다. 제안된 filter 구조는 Figure of merit (FOM) 을 통해 다른 구조와 비교 될 수 있다. FOM 의 - 27 -
수식은 다음과 같다 [11]. FOM = P tot N f c SFDR N 4/3, 2/3 SFDR = (IIP3) P n (40) 여기서 P tot 는 전체 power consumption, N은 filter 의 차수, f c 는 cut-off frequency, P n 은 input referred noise power 를 의미 한다. 표.2-4 는 최근에 발표된 continuous time filter 들과의 비교 결과를 보여 준다. 표.2-4 4차 FVF filter 와 다른 구조 filter 와의 성능 비교 Tech.(um) VDD(V) order f-3db(mhz) Power(mW) IIP3(dBm) Noise(uVrms) Area(mm2) FOM(J) This work 0.18 1.8 4 120 0.18 15.1 551 0.011 3.4E-16 [2] 0.35 ±1.5 7 200 60-916 0.18 - [3] 0.35 ±1.65 4 550 140-148 1.1 - [6] 0.065 1.2 5 275 36 0.51 129 0.21 2E-14 [7] 0.18 1.2 3 20 11.1 13 53.7 0.23 6.1E-14 [8] 0.13 1.2 6 280 0.13 11 368 0.018 4.3E-17 [9] 0.18 1.8 4 10 4.1 17.5 24 0.26 9.5E-15 [11] 0.13 1.2 6 23.5 21.6 20 163 0.52 2.5E-14 [12] 0.18 1.8 5 44 54 21 860 0.63 1.4E-13 [13] 0.13 0.55 4 11.3 3.5 10 110 0.43 3.5E-14 [14] 0.9 2.5 4 2.8 1.26 35.6 32 0.5 3.2E-15 최근에 발표된 다른 continuous time filter 와 비교 하였을 때도, 제안 된 구조는 200fF의 load capacitance 를 drive 하면서 우수한 성능을 보여 준다. 그림.2-18 는 supply voltage 에 따른 figure of merit 을 보여 준다. - 28 -
그림.2-18. Supply voltage 에 따른 figure of merit - 29 -
3. SFB filter 을 위한 BW power optimization design methodology 앞에서 언급한 것과 같이 SFB filter 는 positive feed back 을 이용해, complex pole pair 를 생성한다. SFB filter 의 경우 pseudo differential 로 두 branch 에서 biquad cell 을 구현 하기 때문에, 기존의 다른 구조 보다 높은 BW power 효율성을 보여 준다. 하지만, design 편의성을 위해 그림.1-9 의 g mn1 과 g mn2 를 같은 값으로 맞추어 design 하는 경우 [9], BW power 효율성이 떨어 질 수 있다. 이러한 점을 고려 하여, 이번 장에서는 각각의 transconductance 값을 따로 조절 하였을 때의 BW power 효율성이 분석 되었고, 이를 이용하여 BW - power 효율성을 최대로 높일 수 있는 design 방법을 소개 하고자 한다. 3.1. SFB filter 에서 각각의 transcondctance 조절에 따른 BW-power 효율성 이번 장에서는 수식적인 전개를 통하여, SFB filter 를 동일한 g m 값을 이용하여 design 하였을 때와 그렇지 않을 때의 BW-power 효율성이 어떠한지를 알아 보고자 한다. SFB filter 의 Q 값 (1.20) 는 g m2 /g m1 = α, C 2 /C 1 = β라고 할 경우 다음과 같이 표현이 가능 하다. Q = 1 β α αβ + α β (3.1) (3.1) 을 β에 관해서 풀어 내면 다음과 같이 표현된다. β = C 2 α = C 1 2(1 + α 2 2α) [ 2 + 2α + 1 Q 2 1 Q 1 + 4α 4 ] (3.2) Q2 (3.2) 와 β 의 정의에 의해 C 1, C 2 는 다음과 같이 표현이 가능 하다. C 2 = C 1 α 2(1 + α 2 2α) [ 2 + 2α + 1 Q 2 1 Q 1 + 4α 4 ] (3.3) Q2 C 2 2(1 + α 2 2α) C 1 = α [ 2 + 2α + 1 Q 2 1 Q 1 (3.4) Q 2 + 4α 4 ] Design 시 원하는 W 0 가 W 0f 라 고 할 경우, g m1 값은 수식 (1.19) 을 (3.3), (3.4) 를 이용하여 하나의 capacitance 로 표현하고 g m2 를 α g m1 로 치완 함으로써 다음과 같이 표현이 된다. g m1 = W 0fC 1 2 α 1 2 + 2α + 1 Q 2 1 Q 1 + 4α 4, (α 1) (3.5) Q2-30 -
g m1 = W 0f C 2 2 α 1 α 2 + 2α + 1 Q 2 1 Q 1 Q 2 + 4α 4, (α 1) (3.6) (3.5), (3.6) 은 FVF filter 에서와 마찬가지로, 만약 signal range 가 bias current 에 상과 없이 일정 하고 (V ov 가 일정함.), capacitance 의 minimum 값이 C min 으로 제한 된다면, 원하는 resonant frequency, W 0f 를 위해 필요한 최소의 power 를 다음과 같은 power ratio 로 표현을 할 수 있게 된다. PR = 2 I bias,req 0f C min V ov = 1 2 α 1 2 + 2α + 1 Q 2 1 Q 1 + 4α 4, (α 1) (3.7) Q2 PR = 2 I bias,req 0f C min V ov = 2 α 1 α 2 + 2α + 1 Q 2 1 Q 1 Q 2 + 4α 4, (α 1) (3.8) 수식 (3.7), (3.8) 은 각각 C 1, C 2, 가 minimum 값으로 설정 되었을 때의 PR 를 의미 한다. FVF filter 와 마찬가지로 2개의 capacitance 중에서 하나의 값이 minimum 값으로 사용이 되면 Q 값의 범위가 제한 되는데, SFB filter 의 경우에는 g m 의 ratio, α 의 값도 Q 의 범위에 영향을 주기 때문에 capacitance 값과 함께 고려 되어야 한다. g m 의 ratio, α 가 Q 의 범위에 주는 영향은 그림.3-1 을 통해 알 수 있다. 그림.3-1. g m, capacitance ratio 에 따른 Q 의 변화 그림.3-1 에서 알 수 있듯이, α 값이 1 이상일 때에는 capacitance ratio, β 가 증가 할 수록, Q 값도 함께 증가 하지만, 1보다 작을 경우에는 Q 의 maximum 값이 특정 값으로 제한이 된다. α 가 - 31 -
1보다 작은 경우, Q 가 최대로 될 때의 β 값, β max 와 이때의 최대 Q 값, Q max 는 수식 (3.1) 을 미분 함으로 써 다음과 같이 표현된다. Q max = β Qmax = α 1 α 1 1 1 α α2 1 α + 1 α (3.9) (3.10) 위에서 언급한 것처럼 α 값에 의한 Q 값의 제한 외에도, 두개의 capacitance 중 하나가 minimum 값으로 사용이 되면 β 값이 제한 되어 Q 값 또한 제한 된다. 이는 그림.3-2 를 통해 알 수 있다. 여기서 α =0.4, C 1 = C min 으로 가정 되었다. 그림.3-2. α =0.4, C 1 = C min 일 때의 Q의 변화와 유효 범위 위 그림에서 Q 의 최대 값은 β = 0.67 에서 일어 나지만, C 1 = C min 이기 때문에 β 의 정의에 의해 β 는 1보다 큰 곳 (그림에서 붉은 색으로 칠해져 있는 곳.) 에서만 유효하다. 그렇기 때문에 Q 의 최대 값은 β=1 인 지점에서 발생 하고 이때의 최대 Q 값은 (α) 0.5 이 된다. Load capacitance 의 영향이 없어 C 1, C 2 의 minimum 값이 같을 경우, 두 capacitance 중 하나가 minimum 값으로 사용 되면, β 의 유효 범위는 β = 1 인 곳을 경계로 나누어 진다. 그렇기 때문에 (3.9) 에 의해 β Qmax 의 값은 α = 0.5 를 기준으로 하여, α 가 0.5 보다 크면 β Qmax 는 β 의 유효 범위에 포함 되지 않아 Q의 최대 값은 (α) 0.5 이 되고, α 가 0.5보다 작으면 β Qmax 는 β 의 유효 범위에 포함 되어 Q 의 최대 값은 수식(3.10) 으로 표현이 된다. 위의 설명을 바탕으로 α, β 값에 따른 Q 의 범위는 다음과 같이 나누어 질 수 있다. 여기서 Q 의 최소값은 complex pole pair 를 위해 0.5 로 가정 되었다. 그리고 한가지 주의 할 점은 α 가 1보다 클 경우 β 값의 maximum 값이 제한 된다는 것이다. 만약 β가 maximum 값을 넘어가게 - 32 -
되면, minus 부호의 Q 가 나오게 되어, 항상 plus 값인 Q 의 전제에 맞지 않게 된다. β 의 maximum 값은 (3.1) 이 0보다 커야 한다는 조건에서 유도 될 수 있다. α 가 1보다 클 경우 β 의 maximum 값은 α α 1 로 유도 된다. (1) C 1 = C min 인 경우 (β > 1) (a) 0 < α < 1 : β Qmax = α 1 α 에서 Q 의 최대 값이 발생함. (i) 0 < α < 0.5 : β Qmax 값이 1보다 작으므로 β 의 유효 범위(β > 1)에 포함되지 않음. Q 의 유효 범위: 0.5 < Q < α (ii) 0.5 < α < 1 : β Qmax 값이 1보다 크므로 β 의 유효 범위(β > 1)에 포함됨. Q 의 유효 범위: 0.5 < Q < 1 1 1 α α2 1 α + 1 α (b) 1 < α : β 값이 증가 할수록, Q 값도 증가함. Q 의 유효 범위: α < Q < Q(β max ) = 1 1 α 1 α2 α 1 + α 1 (2) C 2 = C min 인 경우 (β < 1) (a) 0 < α < 1 : β Qmax = α 1 α 에서 Q 의 최대 값이 발생함. (i) 0 < α < 0.5 : β Qmax 값이 1보다 작으므로 β 의 유효 범위(β < 1)에 포함됨. Q 의 유효 범위: 0.5 < Q < 1 1 1 α α2 1 α + 1 α (ii) 0.5 < α < 1 : β Qmax 값이 1보다 크므로 β 의 유효 범위(β > 1)에 포함되지 않음. Q 의 유효 범위: 0.5 < Q < α (b) 1 < α : β 값이 증가 할수록, Q 값도 증가함. Q 의 유효 범위: 0.5 < Q < α SFB filter 의 PR 에 관한 수식 (3.7), (3.8) 을 위에서 살펴본 Q의 범위에 따라 그래프로 나타내면 그림.3-3 와 같이 나타난다. 그림.3-3 에서 알 수 있듯이, 기존의 방법처럼 g m 의 값을 같게 조절 할 경우, Q = 1 일 경우, BW-power 효율성이 좋은 것을 알 수 있다. 하지만 Q 값이 1보다 작거나 클 경우에는, g m raito, α 가 각각 1보다 작거나 큰 경우에 BW-power 효율성이 기존의 design 보다 더 좋아지는 것을 알 수 있다. 예를 들어 Q = 1.5 인 경우, α = 1.4 가 되면 기존 방법에 비해 (α = 1), PR는 40% 가 감소 하게 된다. 또한 Q 값과 g m ratio 에 상관 없이, C 1 이 minimum 값으로 사용 되었을 때 PR 가 낮은 것을 알 수 있다. 만약 load capacitance 가 drive 될 경우에는, C 2 의 minimum 값이 제한되게 된다. Load capacitance 로 인해 C 2min = σ C min, (σ > 1) 이 될 경우, PR 는 다음과 같이 표현이 된다. - 33 -
그림.3-3. g m ratio, Q 에 따른 SFB filter 의 PR 의 변화 PR = 2 I bias,req 0f C min V ov = 1 2 α 1 2 + 2α + 1 Q 2 1 Q 1 + 4α 4, (α 1) (3.11) Q2 PR = 2 I bias,req 0f C min V ov = 2 α 1 σ α 2 + 2α + 1 Q 2 1 Q 1 Q 2 + 4α 4, (α 1) (3.12) (3.11), (3.12) 는 C 1, C 2 각각 C min, σ C min 으로 사용 되었을 때의 PR를 나타낸다. 이때의 Q 범위는 위와 동일한 방법으로 정리 될 수 있다. 한가지 주의 할 점은 α 의 최대 값이 제한 된다는 것이다. 위에서 언급 하였듯이, α 가 1보다 크게 되면 β 의 maximum 값이 α α 1 로 제한 된다. Load capacitance 가 drive 된다면 β 의 최소 값은 σ 로 제한된다. 그렇기 때문에 α 의 최대 값은 σ σ 1 로 제한이 된다. (1) C 1 = C min 인 경우 (β > σ) (a) 0 < α < 1 : β Qmax = σ α 1 α 에서 Q 의 최대 값이 발생함. (i) 0 < α < : β Qmax 값이 σ 보다 작으므로 β 의 유효 범위(β > σ)에 포함되지 않음. 1+σ (ii) Q 의 유효 범위: 0.5 < Q < σ 1 σ α ασ+ α σ 1+σ < α < 1 : β Qmax 값이 σ 보다 크므로 β 의 유효 범위(β > σ)에 포함됨. Q 의 유효 범위: 0.5 < Q < 1 1 1 α α2 1 α + 1 α - 34 -
(b) 1 < α < σ σ 1 : β 값이 증가 할수록, Q 값도 증가함. Q 의 유효 범위: 1 σ α ασ+ α σ (2) C 2 = C min 인 경우 (β < σ) (a) 0 < α < 1 : β Qmax = (i) 0 < α < (ii) σ α 1 α < Q < Q(β max ) = 에서 Q 의 최대 값이 발생함. 1 1 α 1 α2 α 1 + α 1 1+σ : β Qmax 값이 σ 보다 작으므로 β 의 유효 범위(β < σ)에 포함됨. Q 의 유효 범위: 0.5 < Q < σ (b) 1 < α < 1 1 1 α α2 1 α + 1 α 1+σ < α < 1 : β Qmax 값이 σ 보다 크므로 β 의 유효 범위(β > σ)에 포함되지 않음. Q 의 유효 범위: 0.5 < Q < σ σ 1 1 σ α ασ+ α σ : β 값이 증가 할수록, Q 값도 증가함. Q 의 유효 범위: 0.5 < Q < 1 σ α ασ+ α σ C load = 10C min 으로 가정 하였을 때 (σ = 10), SFB filter 의 PR 는 그림.3-4 처럼 그려 진다. 그림.3-4. Load cap이 달렸을 때 g m ratio, Q 에 따른 SFB filter 의 PR 의 변화 Load capacitance 가 C min 의 10배라고 가정 하였을 경우, load cap 조건이 없을 때와 마찬가지로 low Q 에 대해서는 α 가 낮고 high Q 에 대해서는 α 가 높을 경우에 PR 가 낮아지는 것을 알 수 있다. 하지만 load cap 의 영향으로 인해 α 가 낮을수록 전체적으로 낮은 PR 특성을 보여 주게 된다. Load cap 이 없을 때와 마찬가지로, 전체적으로 C1 이 minimum 값으로 사용 되었을 때 PR 이 낮은 것을 알 수 있다. - 35 -
3.2. Optimization and tuning 방법 3.2.1 BW-power efficiency를 위한 SFB filter의 optimization 3.1 에서의 분석을 통해 SFB filter 는 g m ratio, Q 값에 따라, BW-power 효율성이 크게 달라 지는 것을 알 수 있다. 하지만 channel length modulation, parasitic capacitance 와 같은 non-ideality 를 고려 하였을 때, 위의 분석만을 통해 BW-power 가 최적화 된 design 을 하는 것은 어려움이 따를 수 있다. 예를 들어 수식 (1.19), (1.20), (2.18) 에 따르면, power 소모가 일정 하고, transistor 의 length 가 channel length modulation 과 linearity 를 고려 하여 최소 size로 정해 질 경우, W 0, Q 는 transistor 의 width 와 capacitance value 에 의해서 결정 하는 것을 알 수 있다. (1.19) 에 의하면 TR 의 width 가 증가 할수록, W 0 는 증가 하게 된다. 하지만, TR 의 size 가 증가 할수록 이에 비례 하여 parasitic capacitance 또한 증가 하기 때문에, 특정 width 값 이상에서의 W 0 는 saturation 되고 만다. 그러므로 BW-power 가 최적화 된 design 을 찾기 위해서는 parasitic capacitance 와 같은 nonideality 가 고려 되어야 한다. 그림.3-5. Width 와 bias current 에 따른 parasitic capacitance 먼저 parasitic capacitance 값을 고려 할 경우, 그림.1-9 의 전체 C 1, C 2 는 다음과 같이 표현 된다. C 1,total = C 1 + C Mn1,s + C Mn1,b + C Mn2,d + C Mn2,g (3.13) C 2,total = C 2 + C Mn2,s + C Mn2,b + C cur + C next (3.14) 여기서 C M,s, C M,b, C M,d, C M,g, C cur, C next 는 각각 source, body, drain, gate, current source, 다음 단의 input capacitance 를 의미 한다. 이러한 parasitic capacitance 의 값은 일반적으로 width 의 값이 증가 - 36 -
할수록, 같이 증가 하기 된다. 이러한 영향을 고려 하기 위해 circuit level simulation 에 parasitic capacitance 값이 추출 되었다. 그림.3-5 은 TSMC 018 공정에서 length 가 300nm 인 경우, width, bias current 의 변화에 따른 parasitic capacitance 값을 보여 준다. 이러한 parasitic capacitance 외에 정확한 Q 값을 위해 고려 되어야 할 점은 g m 의 non-ideality 이다. 이상적으로 g m 값은 (2.18) 에서 보듯이, 고정된 current와 length 에 대해 width 의 root 값에 비례 한다. 그렇기 때문에 (1.20) 에 따르면, SFB filter 의 Q 값은 정확한 g m 의 값을 모르더라도, width 의 ratio 에 의해 design 가능하다. 하지만, 고정된 current 에 대해 TR의 width 가 증가 할수록, V GS 가 감소하여, weak inversion 의 영향이 증가 하게 되고, g m 값은 saturation 된다. 그림.3-6. Width 와 bias current에 따른 g m 과 g m /(width) 0.5 그림.3-6 은 bias current 와 width 에 따른 gm 과 gm/(width) 0.5 의 값을 보여 준다. 이러한 g m 의 non-ideality 가 고려 되지 않았을 경우에는, Q 값에 큰 오차가 발생 할 수 있다. (1.20) 에 따르면, Q 값은 g m 과 capacitance 의 ratio 에 의해 결정 된다. g m 과 capacitance 의 ratio 값에 따른 Q 값의 변화는 그림.3-7 에 나와 있는 것과 같다. 그림.3-7 에 나와 있듯이, capacitance ratio 가 높을 경우 Q 는 g m ratio 변화에 의해 크게 변하는 것을 알 수 있다. C 1 이 minimum 값으로 사용되었을 때 (cap ratio 가 1보다 클 때) PR 이 낮아지는 위의 분석을 고려하였을 때, 정확한 Q 를 얻기 위해서는 g m 의 non-ideality 가 고려 되어야 한다. 고정 power consumption 에서, 원하는 Q 값과 최대 W 0 를 찾기 위해서, 4개의 design parameter, W 1, W 2, C 1, C 2 의 값은 MATLAB 통해 결정 되었다. 다음 stage 의 input capacitance 를 고려 하여 C 1, C 2 의 최소 capacitance 값은 각각 20fF, 200fF 로 가정 되었다. 원하는 Q 값은 4차 Butterworth filter 에 속하는 0.541 로 설정 되었고, bias current 는 10uA 로 고정 되었다. 표.3-1 는 MATLAB 과 circuit simulation 의 optimization 결과를 보여 준다. MATLAB 을 통해 최적화 된 g m2 /g m1 값은 0.581 로 1보다 작은 값이 얻어진다. 이는 1보다 작은 Q 값에 대해 최적화 된 값으로, load capacitance 를 - 37 -
그림.3-7. Capacitance 와 g m ratios 에 따른 Q 값 표.3-1 MATLAB 과 circuit simulation의 optimization 결과 w/o g m non-ideality W 1 (um) W 2 (um) C 1 (ff) C 2 (ff) g m1 /g m2 Q MATLAB 6.3 1.9 20 245 1.82 0.541 Circuit Sim. 6.3 1.9 20 245 1.26 0.993 w/ g m non-ideality W 1 (um) W 2 (um) C 1 (ff) C 2 (ff) g m1 /g m2 Q MATLAB 10.5 0.9 20 290 1.72 0.541 Circuit Sim. 10.5 0.9 20 290 1.72 0.563 고려한 분석, 그림.3-4 의 결과와 일치 한다고 볼 수 있다. 표.3-1 에 나와 있듯이, g m 의 non-ideality 가 고려 되었을 때, 보다 정확한 Q 값을 얻을 수 있는 것을 알 수 있다. 3.2.2 BW-power efficiency를 위한 SFB filter의 tuning 앞장에서 설명 하였듯이, parasitic capacitance 와 g m 의 non-ideality 를 고려 함으로써, 고정 power consumption 에서 최대 W 0 를 얻을 수 있다. 하지만 실제 filter 를 design 하기 위해서는 주어진 W 0 에 대해 low power 로 design 이 되어야 한다. 그러기 위해서는 bias current 를 조절 하여 원하는 W 0 를 얻을 수 있다. Bias current 가 변하면 ideal 하게는 Q 값은 변하지 않고, W 0 만 변하여 하지만, g m 의 non-ideality 의 영향으로 인해 Q 값 또한 변하게 된다. 그림3-8 은 bias current 변화에 따른 pole 의 변화를 보여 준다. 처음 bias current 는 10uA 로 Q 값은 0.563 이다. Bias current 가 5uA 에서 13uA 로 증가 하면서 Q 값은 0.72 에서 0.51 로 변하게 된다. 이렇듯 bias current 가 변하면 Q 값도 변하는 특성으로 인해, bias current 가 조절 되면, 위에서 설명된 optimization method 를 다시 적용하여 주어진 bias current 에 대하여 최대 W 0 를 얻을 수 - 38 -
그림.3-8. Bias current 에 따른 pole의 위치 있다. 하지만 변하는 bias current 에 대하여 parasitic capacitance 와 non-ideal g m 값을 추출하여 optimization method 를 적용하는 것은 design 시 큰 부담이 될 수 있다. 이러한 수고를 얼기 위해서는, 특정 bias current 에서 optimization 된 후, bias current 와 width 를 조절 하여 tuning 을 하는 것이 바람직하다. 그림.3-7 에 나와 있듯이, cap ratio 와 g m ratio 중에서 작은 값을 조절 하는 것이 Q 값이 더 크게 변하기 때문에, 위에서 구해진 optimization 경우 coarse, fine tuning 은 각각 g m, capacitance ratio 에 의해 행해 질 수 있다. Q 값을 tuning 하는 동안 W 0 의 변화는 최소화 되어야 한다. W 0 의 경우 Q 값과 다르게 각각의 capacitance 와 g m 의 곱으로 표현이 된다. 그렇기 때문에 Q tuning 을 하는 동안 곱의 값이 일정 하게 유지 된다면, 이론적으로는 W 0 는 변하지 않게 된다. 하지만, weak inversion 과 velocity saturation 의 영향으로 인해, width의 곱이 일정하게 유지 되는 채로, ratio 만 변하여도 W 0 는 변할 수 있다. 이러한 문제점을 고려 하였을 때, iteration tuning 이 행해 질 수 있다. 표.3-2 는 W 0 = 100MHz, Q = 0.541 을 위한 tuning 과정을 보여 준다. Width, capacitance, bias 표.3-2 W 0 =100MHz, Q=0.541를 위한 Tuning 과정 W 1 (um) W 2 (um) C 1 (ff) C 2 (ff) I(uA) W 0 (MHz) Q Optimization 10.5 0.9 20 290 10 227 0.563 W 0 tuning 10.5 0.9 20 290 6 154 0.677 Coarse tuning 16.8 0.56 20 290 6 132 0.548 W 0 tuning 16.8 0.56 20 290 5 114 0.583 Coarse tuning 21.84 0.43 20 290 5 103 0.535 Fine tuning 21.84 0.43 20 281 5 105 0.541-39 -
current 의 조절 단위는 각각 10nm, 1fF, 1uA 로 행해 졌고, TSMC 018 공정과 1.8V supply voltage 환경에서 simulation 되었다. 비교를 위해 g m 을 같은 값으로 조절 하는 기존의 design 방법을 통해, 동일한 power 에서 Q = 0.541 을 위해 design 되었다. 표.3-3 은 두 design 방법에 대한 결과를 보여 준다. Proposed design method. Previous design method 표.3-3 제안된 design 방법과 이전 design 방법의 비교 W 1 (um) W 2 (um) C 1 (ff) C 2 (ff) g m1 /g m2 W 0 (MHz) Q 21.84 0.43 20 281 1.95 105 0.541 10 10 680 200 1 45 0.542 표.3-3 에서 알 수 있듯이 제안된 design 방법을 통해 얻은 W 0 는 기존의 design 방법 에서 얻은 W 0 의 2.2 배가 된다. 이는 제안된 design 방법을 통해 BW-power 효율성을 높일 수 있음을 의미한다. 3.2.3 Optimization의 제약과 design 순서 지금까지 설명된 design 방법은 BW power 효율성에 초점이 맞추어져 있다. 그렇기 때문에 signal range, linearity 같은 다른 design issue 가 문제가 될 수 있다. 만약 optimized design 의 signal range가 specification 을 만족 하지 않는다면, TR 의 최소 width 값을 제한 시킴으로써 해결 될 수 있다. MATALB 을 통한 optimization 과정 동안, 최소 width 값을 제한 함으로써, maximum V ov 값에 제약을 두어 원하는 signal range 를 얻을 수 있는 것이다. 만약 optimized design 의 linearity 가 specification 을 만족 하지 않는다면, bias current 를 증가 시켜 해결 될 수 있다. Bias current 증가로 인해, 같이 증가 하는 W 0 를 보상 하기 위해서는 그림.3-9 Design flow chart - 40 -
capacitance 값을 ratio는 유지 한 채로 증가 시킬 수 있다. 지금까지 설명된 design 방법은 그림.3-9 와 같이 flow chart 로 표현 될 수 있다. 3.3 측정 결과 그림.3-10. 4차 Butterworth filter 지금 까지 설명된 optimization design method 를 이용하여 그림.3-10 와 같은 cut-off frequency 100MHz, 4차 Butterworth filter 가 설계 되었다. 공정은 TSMC 018로, power supply 는 1.8V, load capacitance 는 200fF 으로 가정 되었다. SFB filter 경우에도 그림.2-10 과 마찬가지로 SW 를 이용하여 filter core 를 제외한 나머지 부분만 측정이 가능 하도록 설계 되었다. 그림.3-11 은 실제 구현된 chip micrograph 를 보여 준다. Filter core의 면적은 0.012mm 2 이다. 그림.3-11. Chip micrograph - 41 -
그림.3-12 Transfer curve 측정된 filter 의 transfer curve 는 그림.3-12 에 있는 것과 같다. Pass-band 에서의 deviation 은 최대 0.2dB 로, cut-off frequency 는 100MHz 이다. Signal linearity 는 third harmonic distortion (HD3)을 통하여 측정 되었다. Input frequency 는 30MHz 로 설정 되었다. 그림.3-13 에 나와있듯이, 입력이 620mVpp 인 경우 HD3 는 -40dB 보다 작게 측정 되었다. 그림.3-13. HD3 그림.3-14. IIP3 Intermodulation signal의 linearity 는 IIP3 를 통하여 측정 되었다. 입력 signal 의 center frequency, spacing 은 각각 30MHz, 5Mhz 로 setting 되었다. 측정된 IIP3는 그림.3-14 에 나와 있듯이 9dBm 이다. - 42 -
그림.3-15. P 1dB P1dB 는 30MHz 입력 signal 로 그림.3-15 에 나와 있듯이 0dBm 으로 측정 되었다. In-band input referred noise 와 power consumption 는 각각 267uVrms, 33uW 로 측정 되었다. 제안된 filter 구조는 Figure of merit (FOM) (40)을 통해 다른 구조와 비교 될 수 있다. 표.3-4 은 최근에 발표된 continuous time filter 들과의 비교 결과를 보여 준다. 최근에 발표된 다른 continuous time filter 와 비교 하였을 때, 제안 된 구조는 200fF 의 load capacitance 를 drive 하면서도 BW power 측면에서 우수한 성능을 보여 준다. 그림.3-14 는 supply voltage 에 따른 FOM 을 보여 준다. 표.3-4 4차 SFB filter 와 다른 구조 filter와의 성능 비교 Tech.(um) VDD(V) order f -3dB (MHz) Power(mW) IIP3(dBm) Noise(uVrms) Area(mm 2 ) FOM(J) This work 0.18 1.8 4 100 0.033 9 267 0.012 7.3E-17 [2] 0.35 ±1.5 7 200 60-916 0.18 - [3] 0.35 ±1.65 4 550 140-148 1.1 - [6] 0.065 1.2 5 275 36 0.51 129 0.21 2E-14 [7] 0.18 1.2 3 20 11.1 13 53.7 0.23 6.1E-14 [8] 0.13 1.2 6 280 0.13 11 368 0.018 4.3E-17 [9] 0.18 1.8 4 10 4.1 17.5 24 0.26 9.5E-15 [11] 0.13 1.2 6 23.5 21.6 20 163 0.52 2.5E-14 [12] 0.18 1.8 5 44 54 21 860 0.63 1.4E-13 [13] 0.13 0.55 4 11.3 3.5 10 110 0.43 3.5E-14 [14] 0.09 2.5 4 2.8 1.26 35.6 32 0.5 3.2E-15-43 -
그림.3-16. Supply voltage 에 따른 figure of merit - 44 -
4. 결론 본 논문에서는 최근 연구 방향에 맞추어, flipped voltage follower 를 이용하여 low power, high frequency 에 적합한 새로운 analog filter 구조와 기존 SFB filter 구조에 적용 될 수 있는 optimization design method 를 제안 하였다. 제안된 FVF filter 구조는 load cap을 drive 하는 경우, Bessel filter 구현에 높은 BW power efficiency 를 보여 주는 것을 알 수 있다. 그리고 negative feedback 구조에서 발생 하는 zero 를 cancel 하기 위한 technique 이 제안 되었다. 제안된 구조는 FVF, SF 를 이용함으로써, low power 에도 불구하고, high frequency, high linearity 특성을 보여 준다. 180nm 공정을 이용하여 1.8 V supply voltage 에서 구현된 4차 Bessel low pass FVF filter 는 BW, IIP3, input referred noise, power consumption 이 각각 120MHzm, 15dBm, 551uV rms, 0.18mW 로 측정 되었다. SFB filter 구조에 제안된 optimization design method 는 parasitic capacitance, non-ideal g m 을 고려 하여, 원하는 W 0 에 대하여, 최소의 power 로 design 할 수 있는 방법을 제시 하였다. 제안된 방법을 통하여 실제 구현된 4차 Butterworth filter 는 지금까지 구현된 filter 중에서 가장 좋은 BWpower efficiency 를 보여 준다. 측정된 결과는 BW, IIP3, input referred noise, power consumption 이 각각 100MHzm, 9dBm, 267uV rms, 0.033mW 이었다. 본 논문에서 구현된 2종류의 analog low pass filter 는 현재 issue 가 되고 있는 high speed, low power 연구 방향에 있어, 적절한 해결책을 제시한다. - 45 -
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