특허청구의범위청구항 1 고전압허용성능을갖는파워-레일 ESD 클램프회로에있어서, 적어도전압원및접지단자에연결되고상기전압원및전지단자사이에 ESD가존재하는지여부를검출하기위해서사용되는 ESD 검출회로 ; 및 ESD 상태에서동일하게 ESD 전류를방전하기위해서상기 ESD 검출회로에

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정아 형
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1 (51) Int. Cl. (19) 대한민국특허청 (KR) (12) 등록특허공보 (B1) H02H 3/22 ( ) (21) 출원번호 (22) 출원일자 2006 년 08 월 03 일 심사청구일자 2006 년 08 월 03 일 (65) 공개번호 (43) 공개일자 2007 년 10 월 09 일 (30) 우선권주장 년 04 월 04 일대만 (TW) (56) 선행기술조사문헌 KR A WO A1 KR A (45) 공고일자 2008년08월18일 (11) 등록번호 (24) 등록일자 2008년08월08일 (73) 특허권자 네이셔널치아오텅유니버시티 중화민국대만신츄시티타슈에로드 1001 호 (72) 발명자 커밍 - 도우 중화민국대만신츄시티바오산로드레인 층 -3 3 호 첸웬 - 이 중화민국대만타이페이시티 104 베이 - 안로드레인 층 31 호 (74) 대리인 권동용, 박병석, 서장찬, 최재철 전체청구항수 : 총 16 항심사관 : 진상범 (54) 고전압허용파워 - 레일정전기방전 (ESD) 클램프회로 (57) 요약 고전압허용파워 - 레일 ESD 클램프회로가제안되는데, 회로장치는게이트 - 옥사이드신뢰성이슈없이그들의프로세스한계보다더큰 3 배의높은파워서플라이전압하에서안전하게동작할수있다. 게다가, ESD 검출회로는기판 - 트리거기술에의해서전체 ESD 방지기능을효율적으로증진시키기위해서사용된다. 오직저전압 (1*VDD) 장치만이고전압 (3*VDD) 허용의목적을성취하기위해서사용되기때문에, 제안된디자인은혼합전압인터페이스를갖는칩에효율적인파워 - 레일 ESD 방지해결비용을제공한다. 대표도 - 도 1-1 -

2 특허청구의범위청구항 1 고전압허용성능을갖는파워-레일 ESD 클램프회로에있어서, 적어도전압원및접지단자에연결되고상기전압원및전지단자사이에 ESD가존재하는지여부를검출하기위해서사용되는 ESD 검출회로 ; 및 ESD 상태에서동일하게 ESD 전류를방전하기위해서상기 ESD 검출회로에의해트리거노드의트리거전류를통해서트리거되는 ESD 방지보호소자를포함하는데, 상기 ESD 검출회로는 : 전압원의입력전압을두개의전압으로나누기위해서다수의 p-타입트랜지스터를포함하는전압분리기 ; 상기전압분리기에연결되고트리거전류를생성하기위해서기판을구동하기위해사용되는기판구동기로서, 제 1 트랜지스터, 제 2 트랜지스터, 트리거노드에연결되는제 3 트랜지스터, 그리고상기제 1 트랜지스터및상기제 2 트랜지스터사이에위치되는제 1 노드를포함하는기판구동기 ; 제 1 레지스터및캐패시터를포함하는 RC 구분자로서, 상기제 1 레지스터의한단부가상기제 1 노드에연결되고, 다른단부는제 2 노드를형성하기위해서상기제 2 트랜지스터및상기캐패시터의게이트에연결되는 RC 구분자 ; 상기트리거노드를통해서상기기판구동기및제 2 노드를통해서상기 RC 구분자에연결되는제 4 트랜지스터 ; 및상기제 3 노드에연결되는한단부및저전압원과연결되는다른단부를갖는제 2 레지스터를포함하는것을특징으로하는고전압허용성능을갖는파워-레일 ESD 클램프회로. 청구항 2 삭제청구항 3 삭제청구항 4 상기기판구동기의상기제 1 트랜지스터가 NMOS 트랜지스터이고, 상기제 2 및제 3 트랜지스터가 PMOS 트랜지스터인것을특징으로하는파워-레일 ESD 클램프회로. 청구항 5 제 4항에있어서, 상기제 1 트랜지스터가딥 N-웰 MOS 트랜지스터인것을특징으로하는파워-레일 ESD 클램프회로. 청구항 6 상기캐패시터가 PMOS 트랜지스터로구성되는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 7 상기제 1 노드및제 2 노드가동일한전압을가질때, 상기제 2 트랜지스터는상기 ESD 검출회로가상기 ESD 방지보호소자를트리거하지않도록오프되는것을특징으로하는파워-레일 ESD 클램프회로

3 청구항 8 상기제 1 트랜지스터가온상태일때, 상기제 1 노드의전압이상기제 2 노드의전압을상승시키기위해서상기 RC 구분자의 RC 시간지연으로인해서저전압레벨로유지될것을특징으로하는파워-레일 ESD 클램프회로. 청구항 9 ESD 이벤트가순간적으로발생하고상기제 2 및제 3 트랜지스터가 ESD 이벤트하에동작할때, 상기기판구동기가상기트리거노드로부터상기 ESD 방지보호소자로흐르는상기트리거전류를생성하기위해서 ESD 에너지에의해신속하게턴온될수있는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 10 상기제 1 트랜지스터의벌크영역이상기제 1 트랜지스터의소스노드에연결되는것을특징으로하는파워- 레일 ESD 클램프회로. 청구항 11 상기제 1 트랜지스터가턴온될때, 상기기판구동기가 ESD 방지보호소자내로흐르는트리거전류를전송하기위해서상기 RC 구분자의 RC 시간지연으로인해상기제 2 노드의전압보다상기제 1 노드의전압이더높은것을특징으로하는파워-레일 ESD 클램프회로. 청구항 12 상기제 4 트랜지스터가턴온될때, ESD 검출회로의잡음마진은상기 ESD 방지보호소자가부적합하게트리거되지않을것임을보장하기위해서증가되는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 13 상기 ESD 검출회로가상기전압분리기및상기제 1 트랜지스터사이에배치되고캐패시터로서사용되는제 5 트랜지스터를더포함하는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 14 상기 ESD 방지보호소자가게이트옥사이드구조가없는필드옥사이드장치인것을특징으로하는파워-레일 ESD 클램프회로. 청구항 15 상기 ESD 방지보호소자가실리콘-제어정류기인것을특징으로하는파워-레일 ESD 클램프회로. 청구항 16 상기 ESD 방지보호소자가다수의실리콘-제어정류기를스태킹함으로써형성될수있고, 다이오드는상기트 - 3 -

4 리거노드및상기실리콘-제어정류기의트리거노드들사이에제공되는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 17 상기 ESD 방지보호소자가실리콘-제어정류기및다수의다이오드를스태킹함으로써형성될수있고, 상기트리거노드는상기실리콘-제어정류기의트리거포인트에연결되는것을특징으로하는파워-레일 ESD 클램프회로. 청구항 18 상기 ESD 방지보호소자가세개의 NMOS 트랜지스터로구성될수있는데, 상기최상부 NMOS는상기전압분리기의제 1 전압분리노드에연결되고, 상기중간 NMOS의게이트는상기저전압원으로바이어싱되는것을특징으로하는파워-레일 ESD 클램프회로. 명세서 발명의상세한설명 발명의목적 <22> <23> <24> <25> 발명이속하는기술및그분야의종래기술본발명은 ESD( 정전기방전 ) 클램프회로및, 특히고전압허용파워-레일 ESD 클램프회로에관한것이다. ESD 방지보호는 ESD 이벤트로인한손상으로부터 IC들을보호하기위해서사용된다. 혼합전압 IO 인터페이스에적용될때, 그들인터페이스상에두개이상의파워서플라이전압이동시에존재하기때문에, 얇은게이트옥사이드장치및두꺼운게이트옥사이드장치둘다는제품신뢰성, 동작주파수, 칩에어리어, 등을고려하여항상동시에사용된다. 혼합전압회로를갖는 IC가임시적인프로세스단계및부가적인마스크층을사용함으로써얇은게이트-옥사이드장치및두꺼운게이트옥사이드와함께제조될수있지만, 그들은제품비용을증가시킬것이고생산수율을낮출것이다. 게다가, 두꺼운-게이트-옥사이드장치는얇은-게이트-옥사이드장치의특성보다열등한장치특성을가지므로, 칩의동작주파수는제한될것이다. 그러므로얇은-게이트-옥사이드장치가신뢰성이슈없이높은동작전압하에적용될수있다면, 두꺼운-게이트-옥사이드장치를제조하는단계가절약될수있다. 고전압허용 ESD 방지보호에관한기존기술은일반적으로세가지유형으로분류될수있다. 제 1 유형은게이트-옥사이드구조가없는 ESD 방지보호소자이다. 이런종류의장치는게이트옥사이드가없기때문에, 동작전압이프로세스제한을초과할지라도게이트옥사이드이슈가발생하지않을것이다. 그러나이런종류의장치가 ESD 방지보호소자로서혼자사용된다면, 턴-온속도가더낮아지고턴-온전압은 ESD 동안에더높아질것이므로, 얇은게이트옥사이드를갖는내부회로를효율적으로보호할수없다. 순방향바이어스다이오드스트링이 ESD 방지보호소자로서사용된다면, 더빠른턴-온속도가성취될지라도, 기생 pnp BJT(parasitic pnp BJT) 및달링턴베타이득 (Darlington beta gain) 으로인해고온하에동작하는동안에매우큰누설전류가존재할것이다. 제 2 유형은제 1 ESD 방지보호소자의 ESD 클램프회로및트리거회로를갖는다. 그러나이런종류의장치는오직최대파워서플라이전력인, 단지그들장치한계의두배를허용할수있다. 대부분의종래기술은예컨대, 1.2-V 장치로제조되지만 2.5-V 파워서플라이전압하에동작하는 ESD 방지보호소자에속한다. 파워서플라이전압이그들장치한계의두배를초과한다면, 장치의게이트-옥사이드신뢰성이슈가발생할것이다. 제 2 유형과유사하게, 제 3 유형은트리거회로및 ESD 아키텍처의제 1 ESD 방지보호소자를갖지만파워서플라이전력인, 그들장치한계의세배를허용할수있다. 상기제 3 유형의 ESD( 예컨대, 미국특허제 5,956,219에개시된 "High voltage power supply clamp circuitry for electrostatic discharge(esd) protection") 는복잡한회로를가지며, 제 1 ESD 경로로서세개의스택된 PMOS 소자를사용하므로, 더큰턴-온저항을갖는다. 더양호한 ESD 방지능력을얻기위해서, 더넓은칩에어리어가요구되고, 여러 ESD 소자들이사용에부합되지않을수있으므로, 다루기더어렵다. 실리콘-제어정 - 4 -

5 류기 (SCR) 와같이, 게이트옥사이드를갖지않는다른 ESD 방지보호소자가옥사이드게이트신뢰성이슈없이높은파워서플라이전압하에동작할수있어서, 이런소자는항상매우느린턴-온속도및매우높은턴-온전압을가지며, 단지외부회로에의해서트리거되지않고사용될때칩회로를효율적으로보호하지못한다. 게다가, 현재트리거회로는파워서플라이전압인그들장치한계의세배로동작할수없다. <26> 본발명의목적은상기종래기술의문제를해결하기위해서고전압허용파워 - 레일 ESD 클램프회로를제안하 는것이다. <27> <28> <29> <30> <31> 발명이이루고자하는기술적과제본발명의목적은고전압허용파워-레일 ESD 레일을제공하는것이고, ESD 검출회로는 ESD 이벤트가턴-온속도및턴-온균일성을강화하기위해서발생할때 ESD 방지보호소자에기판-트리거전류를제공하기위해서사용된다. 본발명의다른목적은고전압허용파워-레일 ESD 클램프회로를제공하는것인데, ESD 검출회로는여러애플리케이션또는사양을충족하기위해서사용하기위한여러 ESD 방지보호소자에부합할수있다. 본발명의다른목적은고전압허용파워-레일 ESD 클램프회로를제공하는것인데, ESD 검출회로를혼합-전압 IO 인터페이스에적용할때어떤게이트-옥사이드신뢰성이슈도존재하지않을것이다. 상기목적을성취하기위해서, 본발명은 ESD 검출회로및 ESD 방지보호소자를포함하는고전압허용파워-레일 ESD 클램프회로를제공한다. ESD 검출회로는적어도전압원및접지단자에연결되고전압원및접지단자사이에 ESD가존재하는지검출하기위해서사용된다. ESD 검출회로는전압원의입력전압을두개의전압으로나누기위한전압분리기 (voltage divider), 트리거전류를생성하기위해서기판을구동하기위한기판구동기 (substrate driver), RC 구분자 (RC distinguisher), 제 4 트랜지스터및제 2 레지스터를더포함한다. ESD 방지보호소자는 ESD 상태에서신속하고동일하게 ESD 전류를방전하기위해서 ESD 검출회로에의해트리거노드의트리거전류를통해트리거되므로, 어떠한게이트-옥사이드신뢰성이슈도갖지않는다. 본발명의다양한목적및장점은첨부된도면을판독할때다음의상세한설명으로부터더쉽게이해될것이다. <32> <33> <34> 발명의구성및작용본발명은고전압허용파워-레일 ESD 클램프회로를제공하는데, 기판-트리거회로는 ESD 스트레스하에여러 ESD 방지보호소자를구동하기위해서제공된다. 기판-트리거전류는 STNMOS( 기판-트리거 NMOS) 장치, SCR 장치, 및 FOD( 필드옥사이드 ) 장치와같은많은 ESD 방지보호장치에이득이도록리포트되어왔다. 기판-트리거전류는 ESD 스트레스하에그들의턴-온속도및턴-온균일성을증가시키기위해서이런 ESD 방지보호장치의 ESD 로버스트니스 (robustness) 를증진시킬수있다. 도 1에서도시된바와같이, 본발명의파워-레일 ESD 클램프회로는두개의전압원 (VDDh,VDD1), ESD 검출회로 (10) 및 ESD 방지보호소자 (30) 를포함한다. ESD 검출회로 (10) 는전압분리기 (12), 기판구동기 (14), RC 구분자 (16), 제 4 트랜지스터 (18), 제 5 트랜지스터 (20) 및제 2 레지스터 (22) 로구성된다. 전압분리기 (12) 는고전압원 (VDDh) 의입력전압을두개의전압으로나누기위해서세개의 P-타입트랜지스터 (122,124,126) 를포함한다. 기판구동기는제 1 트랜지스터 (142), 제 2 트랜지스터 (144) 및제 3 트랜지스터 (146) 를포함한다. RC 구분자는제 1 레지스터 (162) 및캐패시터 (164) 를포함한다. 제 1, 제 2 및제 3 트랜지스터 (142,144,146) 는각각 NMOS 및두개의 PMOS이다. 제 1 트랜지스터 (142) 는딥 N-웰 MOS 트랜지스터 (deep N-well MOS transistor) 이다. 제 4 트랜지스터 (18) 는 NMOS이고 ESD 방지보호소자 (30) 가적합하지않게트리거되지않을것을보장하기위해서 ESD 검출회로의잡음마진을강화시킬수있다. 제 5 트랜지스터 (20) 는 PMOS이다. 제 2 레지스터 (22) 는저전압원 (VDD1) 과연결된다. ESD 검출회로 (10) 내의모든장치는 1.2-V 저전압장치이다. VDDh 는 3.3-V 고전압파워서플라이이고, VDD1은 1.2-V의저전압파워서플라이이다. ESD 검출회로 (10) 및 ESD 방지보호소자 (30) 사이에트리거노드 (t) 가존재한다. 도 2에도시된바와같이, 전압분리기 (12) 는또한 6개의 PMOS를포함할수있다. 6개의 PMOS 중 2개는한쌍으로보여지며, 전체적으로전압분리기 (12) 를구성하는 3 개의 PMOS 쌍 (121,123,125) 이존재한다. 노드 (a) 는 PMOS 쌍 (121) 및 PMOS 쌍 (123) 사이에존재하고, 노드 (b) 는 PMOS 쌍 (123) 및 PMOS 쌍 (125) 사이에존재한다. 노드 (a) 및노드 (b) 는전압분리기 (12) 의출력노드이다

6 <35> <36> <37> <38> <39> <40> 고전압원 (VDDh) 및저전압원 (VDD1) 이파워온될때, 제 1 트랜지스터 (142) 의게이트는전압분리기 (12) 의노드 (a) 로부터 2.2-V 바이어스 (2/3*VDDh) 를얻게될것이고, 제 2 트랜지스터 (144) 의바이어스는 2.2-V에서제 1 트랜지스터 (142) 의문턱전압을감산한다. OV의게이트-투-소스바이어스와함께, 제 2 트랜지스터 (144) 는오프로유지되어야만한다. 노드 (b) 상의전압과같은제 3 트랜지스터 (146) 의소스전압은전압분리기를통해 1.1V(1/3*VDDh) 로바이어싱되는반면, 그의게이트 ( 도 3에서노드 (e)) 는노드 (e) 와같이 VDD1의 1.2V로바이어싱된다. 그러므로음의소스-투-게이트바이어스와함께, 제 3 트랜지스터 (146) 가일반적인회로동작동안에또한오프로유지된다. 결과적으로기판구동기 (14) 는일반적인파워-온변화이후에오프상태로동작하고, 어떠한트리거전류도트리거노드 (t) 에제공하지않는다. 이런 ESD 검출회로 (10) 에서, 제 1 트랜지스터 (142) 의드래인-투-게이트전압은 ( )V이고, 이것은일반적인회로동작조건하에서, 반전영역에서동작한다. 그러므로제 1 트랜지스터 (142) 벌크영역이접지된다면, 제 1 트랜지스터 (142) 의유도된채널영역은게이트 / 벌크접합에걸쳐전기장의힘을차단하기에충분하지않을수있다. 다시말해서, 제 1 트랜지스터 (142) 의벌크가접지된다면, 제 1 트랜지스터 (142) 의게이트상에게이트-옥사이드신뢰성이슈가존재할수있다. 그러므로이런가능한이슈를피하기위해서, 제 1 트랜지스터 (142) 의벌크는자신의소스노드에연결된다. 제 1 트랜지스터 (142) 의 p-타입벌크를통해서접지된 p-기판으로의누설전류경로를피하기위해서, 도 3의다이어그램에도시된바와같이, 제 1 트랜지스터 (142) 의벌크는공통 p-기판으로부터 3.3-V 바이어스를갖는딥 N-웰에의해서절연된다. Hspice의해석으로부터, 일반적인회로동작상태동안에 ESD 검출회로 (10) 의노드들상의전압은또한도 4의다이어그램에서라벨로나타내진다. 제 1 트랜지스터 (142) 는그의게이트전압에근접한소스전압을갖는다. 이런시뮬레이트전압으로부터, 장치의모든두개의근접노드사이에전압은그들의전압극단 (1.2-V 장치에대해서 1.32V) 을초과하지않는다는것이명백하게보여질수있다. 그러므로파워-레일 ESD 클램프회로가 3.3V의높은파워서플라이전압을가질지라도, 게이트-옥사이드신뢰성이슈로부터자유롭다. 파워-온변화동안에, ESD 검출회로 (10) 는오프로유지되어야해서 ESD 검출회로 (10) 는 ESD 방지보호소자 (30) 상에서적절하지않게트리거하지않거나기판구동기 (14) 로부터희망하지않는손실전류의결과를가져온다. 이것은일반적인파워-온신호들의상승시간의장점을취함으로써성취될수있는데, 몇밀리세컨드 (ms) 순서이다. 그러므로 RC 구분자 (16) 의 RC 시간지연이몇밀리세컨 ( 예컨대, 몇마이크로세컨드 ) 보다훨씬작은동안에, 노드 (d) 상의전압은일반적인파워-온상태동안에제 2 트랜지스터 (144) 를턴오프하기위해서노드 (c) 상의전압변화를따를수있다. 도 4는 VDDh 및 VDD1이각각 3.3V 및 1.2V로전압이인가될때, ESD 검출회로노드들상의 Hspice 시뮬레이트전압을도시한다. VDDh 및 VDD1은이런시뮬레이션에서 1ms의동일한신호상승시간을갖는다. 시뮬레이션결과는제 2 트랜지스터 (144)( 노드 (d)) 의게이트전압이기판구동기 (14) 를턴오프하기위해서그의소스전압 ( 노드 (c)) 을따를수있다는것을도시한다. 그러므로기판구동기 (14) 는일반적인턴-온변화동안에오프상태에서안전하게유지된다. 도 1에도시된바와같이, ESD 과도전압은 VDDh 및접지단자에액세스하기위해서인가될때, 기판구동기 (14) 는기판-트리거전류를가능한빨리트리거노드에제공해야만하기때문에, 1차 ESD 방지보호소자 (30) 는 ESD 손상으로부터내부회로를보호하기위해서신속하게트리거될수있다. ESD 과도전압이빠른펄스상승시간 ( 몇나노세컨드 ) 및짧은지속기간 ( 몇백나노세컨드 ) 특성이있기때문에, 전압분리기 (10) 는 ESD 변화동안에제 1 트랜지스터 (142) 의게이트전압을풀-업 (pull-up) 하기에충분히빠르지않다. 그러므로캐패시터로서제 5 트랜지스터 (20) 는 ESD 변화하에제 1 트랜지스터의턴-온속도를강화하기위해서필요로된다. 제 1 트랜지스터가턴-온된이후에, 노드 (c) 상의전압은높게풀링되는반면, 노드 (d) 상의전압은 RC 구분자 (16) 의 RC 시간지연으로인해낮게유지된다. ESD 과도이벤트동안에, 유동적인 VDD1은 0V정도의초기전압레벨을가지며 ; VDD 파워라인및 1kΩ레지스터상에서내부회로의큰기생전기용량은오랫동안 ESD 변화동안에저전압레벨로 VDD1을유지할것이다. 그러므로제 2 트랜지스터 (144) 및제 3 트랜지스터 (146) 가 ESD 변화동안에온상태로동작하기때문에, 기판구동기 (14) 는트리거전류를 1차 ESD 방지보호소자 (30) 에발생하기위해서 ESD 에너지에의해서신속하게턴온될수있다. 도 5는 ESD 변화하에 ESD 검출회로 (10) 의 Hspice-시뮬레이트전압을도시한다. 10ns의상승시간을갖는전압펄스와같은 0에서 5.5V ESD가 ESD 과도전압을시뮬레이트하기위해서 VDDh에인가된다. Hspice-시뮬레이트결과는제 1 트랜지스터 (142)( 노드 (a)) 의게이트전압이제 5 트랜지스터 (20) 의캐패시터커플링을통해높게신속하게풀링되고, 제 2 트랜지스터 (144)( 노드 (d)) 의게이트전압은 RC 구분자 (16) 의시간지연으로인해낮게유지된다. 기판구동기 (14) 는도 6에도시된바와같이, 10ns 내에 35mA 정도의기판-트리거전류를제공할수있다. 기판구동기 (14) 의장치디멘션을조정함으로써, 트리거된전류의크기는여러애플리케이션또는사양을 - 6 -

7 충족하기위해서디자인될수있다. <41> 도 7(a) 에서도 7(e) 은 1차 ESD 방지보호소자 (30) 의몇몇실시예이다. 고유 n-p-n 바이폴라접합트랜지스터를갖는장치는 ESD 손상에대향하여 IC를보호하기위해서제안된 ESD 검출회로에의해서구동될수있다. 예를들어, 어떠한게이트옥사이드구조도갖지않는 FOD( 필드옥사이드 ) 장치는도 7(a) 에도시된바와같이, 1차 ESD 방지보호소자를위한선택이다. 1차 ESD 방지보호소자의다른실시예는도 7(b) 에도시된바와같이 SCR 장치이다. 래치업이슈 (latch up issue) 에대해서전체유지전압을증가시키기위해서, SCR 장치는도 7(c) 에서도시된바와같이함께스택될수있다. 스택된 SCR 장치의수는더높은유지전압에대해증가될수있다. 도 7(c) 에서 SCR의트리거노드및 p + 노드사이의다이오드들은메탈연결을통해서제 1 SCR의 p + 노드로부터마지막 SCR의 p + 노드로 SCR 장치로부터흐르는 ESD 전류를막을수있다. SCR 장치의전체유지전압은또한도 7(d) 에도시된바와같이 SCR 장치하에여러개의다이오드와함께스택됨으로써증가할수있다. 세개의스택된 NMOS 구조로구성되는기생 n-p-n 트랜지스터는도 7(e) 에서도시되는바와같은, ESD 방지보호소자의다른예이다. 각각의 NMOS 장치상에전기장의크기를낮추기위해서, 상부및중간 NMOS의게이트전압은 VDDh 하에서적합하게바이어싱되어야만한다. 상부 NMOSDML 게이트는 ESD 검출회로의노드 (a) 에연결되고, 중간 NMOS의게이트는이런실시예에서 VDD1에바이어싱된다. <42> <43> 발명의효과요약하면, 본발명은 1.2-V/3.3-V 혼합-전압 I/O 인터페이스에대해서오직 1.2-V 저전압장치와함께인식되는세개의전압허용파워-레일 ESD 클램프회로를제공한다. 제안된파워-레일 ESD 클램프회로는게이트-옥사이드신뢰성이슈로부터자유롭고 ESD 검출회로는 ESD 변화동안에 ESD 전류를방전하도록 ESD 방지보호소자를구동하기위해서기판-트리거전류를제공하도록신속하게턴온될수있다. 본발명이그의바람직한실시예를참조하여설명되었을지라도, 본발명은그의세부사항에제한되지않는다고인식될것이다. 다양한대체및수정이앞선설명에제안되어왔고, 다른것이당업자에게발생할것이다. 그러므로모든이런대체및수정은첨부된청구항에한정된바와같은본발명의범위내에포함될것이라고의도된다. <1> <2> <3> <4> <5> <6> <7> <8> <9> <10> <11> <12> 도면의간단한설명도 1 및도 2는본발명의고전압허용파워-레일 ESD 클램프회로의회로블록도 ; 도 3은높은파워서플라이전압이 3.3V일때, 본발명의일반적인회로동작하에 ESD 검출회로의노드에대해서 Hspice 시뮬레이트전압을갖는횡단면도 ; 도 4는 1ms의신호상승시간을갖는일반적인파워-온변화하에 ESD 검출회로의노드에대한 Hspice 시뮬레이션을도시하는그래프 ; 도 5는 10ns의상승시간을갖는높은파워서플라이에대해서 0부터 5.5V ESD와같은전압펄스하에새롭게제안된 ESD 검출회로의노드에대한 Hspice 시뮬레이션을도시하는그래프 ; 도 6은 10ns의시간상승 ( 도 5의그것과같은조건 ) 을갖는 0부터 5.5V ESD와같은변화하에새롭게제안된 ESD 검출회로의구동성능을도시하는그래프 ; 및도 7(a) 에서 7(e) 은본발명의여러예 : (a) 필드-옥사이드장치 (FOD), (b) SCR 장치, (c) 스택된 SCR 장치, (d) 연속적인다이오드를갖는 SCR 장치, 및 (e) 3 개의스택된 NMOS 구조에따르는제 1 ESD 방지보호소자의그래프. * 도면의주요부분에대한부호의설명 10: ESD 검출회로 12: 전압분리기 121,122,123,124,125,126: PMOS 14: 기판구동기 142: 제 1 트랜지스터 - 7 -

8 <13> <14> <15> <16> <17> <18> <19> <20> <21> 144: 제 2 트랜지스터 146: 제 3 트랜지스터 16: R-C 구분자 162: 제 1 레지스터 164: 캐패시터 18: 제 4 트랜지스터 20: 제 5 트랜지스터 22: 제 2 레지스터 30: ESD 방지보호소자 도면 도면 1-8 -

9 도면 2 도면 3-9 -

10 도면 4 도면

11 도면 6 도면 7a

12 도면 7b 도면 7c 도면 7d

13 도면 7e

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PowerPoint Presentation 신호조절 (Signal Conditioning) 메카트로닉스 시스템의 구성 ECU 인터페이스 회로 (시그널 컨디셔닝) 마이컴 Model of 기계 시스템 인터페이스 회로 (드라이빙 회로) 센서 액츄에이터 (구동기) 기계 시스템 PN 접합 다이오드 [1] 다이오드의 DC 해석과 등가모델 [1] 다이오드의 DC 해석과 등가모델 [1] 다이오드 응용회로 [1] 다이오드