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1 제출문 체신부장관귀하 본보고서를제조업경쟁력강화사업임피던스고서로제출합니다. CONTROLLED PCB 개발과제의최종연구보 주관연구기관명 : ( 주) 코리아써키트 총괄연구책임자 : 김 종 진 책임연구원 : 홍 재 표 선임연구원 : 김 보 현 안 환 정 임 종 웅 고 희 권 연 구 원 : 백 영 길 이 성 한 김 학 성 참여연구기관명 : 한국전자통신연구소 참여연구책임자 : 윤 형 진 송 민 규 -1-

2 요약문 1. 제목 제조업경쟁력강화사업임피던스 CONTROLLED PCB 개발과제 2. 연구개발목적및중요성 최근인쇄회로기판(PCB) 산업에서는고밀도실장의추구뿐만아니라디지탈을이용하는전자 기기시스템의고속화추세에따라보다빠른동작주파수에서작동될수있는 PCB 제조기 술이점차적으로중요해지기시작했다. 이와같은고속용 PCB를제조하기위해서는먼저 PCB에대한전기적특성에대하여고려 해야한다. 예로써고속동작주파수에대한도체기능, 전자자기장흐름을인도하는도파관 (WAVEGUIDE NATURE) 의성질에대한해석이중요하며 PCB 재질및구조변화 ( 도선폭, 도체두께, SPACE, 길이, 절연층두께및유전상수) 에대한전기적특성( 임피던스특성변화, 전자파지연시간, 상호간섭율및전파손실) 등에대한연구가중요하며설계와제조측정을 통하여기술축적을함으로써생산활동에기여하는데있다. 3. 연구개발내용및범위 가.PCB상의전기적특성연구 (1) 특성임피던스 (2) 전송선구조및전기적모사 (3) TIME DOMAIN REFLECTOMETER (4) 특성임피던스시험페턴설계및측젗나. 적층기술연구다. COPPER PLATING PROCESS 라.ETCHING기술연구마. 고속 IC TESTER 장비개발 (1) SRAM TESTER 시스템개요 (2) 고속 IC TESTER 4. 연구개발결과및활용에대한건의 다층고속임피던스 CONTROLLED PCB 설계및제조기술축적으로첨단계측시스템이나고속정보처리시스템에사용되는 BOARD 의활용에기대됨. -2-

3 SUMMARY 1. THE Subject: DEVelopement of impedance Controlled PCB for the manufacturing industry Competition. 2. The objects and importance of this technical Developement Recents PCB manufacturing technology running in faster operating frequency of a device has become important increasingly by demanding not only high density mounting device in PCB industry but also high speed digital Electronic device systems, in the first place we have to consider the Electrical proporty of PCB to make high speed products for example, it is very important to understand the function of a conductor against high speeds operating frequeny of advice, preperty of wave guide nature guiding Electro magnetic fields flow, to study the electrical (property change of impedance, electronic wave Lapse time, interference rate and electro wave loss) of PCB materials and stracture change (Pattern width, conductor thickness, space, Length, insalator Layer thickness and dielectric constant) There will be expected to have a contribution to manufacturing activity by accumulating technology through architecture, manufacture and measurement. -3-

4 3. The contents and himitations in this developement A. Electrical property study on PCB (1) Characteristic impedance (2) Transmission Line structure and Electrical simulation (3) Time domain reflectometer (4) Archetecture and measurement of characteristic impedance B. Layer teacnology study C. Copper plating process D. Reserach of etching technology E. developement of high speed IC Tester device (1) SRAM TESTER system summary (2) High speed IC TESTER 4. Efficient in this developement There will be a good expectation to the board in Hi-tech measure system and high clock system. -4-

5 Countents Chapter l : Introduction 1-1 : developement background of controlled-impedance PCB Chapter 2 : Electrical property study on Board 2-2 : Characteristic impedance 2-2 : transmission Line structured and electrical simulation 2-3 : Time domain Reflectometer 2-4 : Characteristic impedance Test pattern archect ecture Chapter 3 : Layer technology study 3-1 : introduction 3-2 : Defect relationship according to Layer coundition, prepreg property Chapter 4 : process of copper plating 4-1 : introduction 4-2 : Stabilization coundition of plating thickness Chapter 5 : Etching technology study 5-1 : introduction 5-2 : Alkari Etching 5-3 : Change Test of pattern width Chapter 6 : High speed IC Tester device developement 6-1 : SRAM Tester system 6-2 : High speed IC Tester -5-

6 목 차 요약 제 1 장서론 제1.1절임피던스 CONTROLLED PCB 개발배경 제 2 장 PCB상의전기적특성연구 제 제 제2.1절특성임피던스제2.2절전송선구조및전기적모사제2.3절TIME DOMAIN REFLECTOMETER 제2.4절특성임피던스시험페턴설계및측정 3 장적층기술연구 제3.1절서론제3.2절적층조건및 PREPREG 특성에따른불량관계 4 장 COPPER PLATING PROCESS 제4.1절서론제4.2절도금두께안정화조건 제 5 장 ETCHING기술연구 제5.1절서론제5.2절 ALKARI ETCHING 액제5.3절페턴폭변화실험 제 6 장고속 IC TESTER 장비개발 제6.1절SRAM TESTER SYSTEM 개요제6.2절고속 IC TESTER -6-

7 제 1 장서론 -7-

8 제 1 장서론 제1-1절임피던스 CONTROLLED PCB 개발배경 현대문명사회는보다편리한생활을추구하기위하여작게는전자계산기부터대용량컴퓨터에이르기까지전자기기의경박단소화를추구해왔으며앞으로도보다작고가벼운동시에보다많은정보를보다신속하게처리해낼수있는전자기기의연구를계속추구해나갈것이다. 이러한전자기기에사용되는인쇄회로기판 (Printed Circuit Board, PCB) 기술은계속발전되어서회로의고밀도화를추구하여그위에놓여지는여러칩들간의원활한신호접속을위하여사용되어왔다. 최근에는고속소자기술의발전으로개인용컴퓨터에서휴대용전화기에이르는수많은전자부품의성능향상을이루어왔으며가격도점차저렴해지고있다. 이러한고속소자를이용한시스템이제대로작동되기위하여는 PCB 기판상의전기적특성에대한이해가점차중요시되고있다. 고속소자의특성은보다빠른 Rise time을가진신호를만들어낸다. 신호의 Rise time이칩간의도선길이보다짧아지면서 PCB 기판상의임피던스조절이중요해진다. 예로서, 동작주파수가증가할수록 PCB 상의도선층은전류의흐름을인도하는단순한도체기능 (RC 개념) 뿐아니라, 전기자기장 (Electromagnetic Field) 의흐름을인도하는도파관 (Waveguide Nature) 의성질을가지므로이에대한해석이중요하다. 또한, PCB 구조및재질변화 ( 예, 도선폭, 도선두께, 도선간격및길이, 절연층두께및유전상수) 에대한전기적특성 ( 예, 특성임피던스의변화, 신호지년시간, 신호간의상호간섭및신호손실에대한이해가중요하다 ). 또한, 고속동작이가능하도록 PCB 를설계하고모사를하였다해도, 공정상의오차범위내에서야기될수있는변화에대하여도신중히고려해야한다. 그리하여임피던스 Controlled PCB 제작에는적층공정제어, 동박및절연체의기본물성제어, 패턴도금의두께및형상제어의부분공정에서일반 PCB 공정보다엄밀한공정기술제어가필요하다. -8-

9 따라서본과제에서는임피던스 Controlled PCB 제작에필요한공정기술개선에주안점을 두었다. 즉,(1) 적층두께공차를 50 μm이내로유지하기위한적층두께제어기술과, (2) 평 균도금두께공차를 5 μm이내수준으로하기위한도금두께제어기술과, (3) 패턴폭증감 을 10% 이내수준으로유지하기위한 Imaging 과패턴식각기술개발에역점을두었다. 또 한공정기술개발과함께 PCB 기판설계시고려되는특성임피던스를포함한전기적특성 에대한이론및모사(Simulation) 에대하여고찰하였으며, 임피던스측정방법으로많이사 용되는 TDR 장비에관하여조사하였다. 이러한공정기술과설계기술을바탕으로임피던스 Controlled PCB의활용분야들중에고속 IC 테스터를선정하여이에사용되는기판을설 계하고제작하였다. -9-

10 제 2 장 PCB상의전기적특성연구 -10-

11 제 2 장 : PCB 상의전기적특성연구 제 2-1절특성임피던스 인쇄회로기판회로의특성은동작주파수가높아지면서단순히전류를흐르는도체의기능보다전송선의특성을가진다. 이때회로의특성임피던스는도선의어느한지점을지나는전류와전압의비로서표현되며사용되는유전체의재질및도선구조에의해결정된다. 이러한특성임피던스는기판위에실장되는반도체칩내의 I/O 드라이버의파워및누화잡음, 그리고도선과도선사이의신호간섭및반사계수와밀접한관계가있어기판에서의적합한특성임피던스조절은매우중요하다. 즉, 반도체칩내 I/O 드라이버파워개선과칩의크기축소를위해서는특성임피던스를증가시켜야하며이를위해서는도선폭을감소시키거나절연층의두께를증가시켜야한다. 그러나작은도선폭은저항의증가를초래하고두꺼운절연층으로인한접지층과의거리가커짐으로누화잡음의증가가원인이된다. 따라서이에대한적당한 Trade-off 가행해져야한다. 가정으로공급되는 Hz 의교류전원을사용하여전송선이론 (Transmission Line Theory) 에대해알아보자. 즉, 100 Volt의 rms 값을가지는 Sinusoidal 파형이송전소에서전송선을통하여가정으로전달될때파형의위상에대해알아보자. 즉, 송전소에서어떤시간 (Tr) 에순간전압이 +100 Volt 가되어있으면이+100 Volt가얼마후에가정으로공급될것이며가정과송전소사이의도선에서의전압이어떤파형으로변할것인가? 이러한문제를해결하는방법으로는여러가지가있으나, 그중 (1) Maxwell's Equation으로부터 Field 를시간함수와관련되어알아보는전자기학적 (Electromagnetic) 인접근방법과, (2) 교류회로이론을이용하여 Telegrapher's Equation 을도출하여접근하는방법이있다. -11-

12 Telegrapher's Equation 에대하여구체적으로살펴보면, 전압이전송선을따라사인곡선을가진파형으로진행될때, 전송선의거리와진행시간에있어서 x 만큼의변화에대한순 간전압 ( ν) 과순간전류 (ι) 위치에따라그림1 과같다. 즉, 단위길이당전송선의저항, 정전용량, 인덕턴스및두선간의 shunt conductance 를각각, r, с, l, g라하면가상의 loop에서의키르히호프의전압법칙과키르히호프의전류법칙은아래와같이표시된다. 윗식에서두가지독립변수 (x. t) 와종속변수(v, ) i 에서적당한경계조건을적용하여전압에관하여표시하면아래와같다. 이식을 Telegrapher's Equation 이라고부르는데, 도선자체의손실이도선을따라흐르는에너지의양보다훨씬적을때 r, g의양은무시할정도이어서결국 Telegrapher's Equation은속도가 1/(lc) 1/2 인파동방정식이됨을알수있다. 이는전자에서언급된 Maxwell Equation 이매질내에서빛의속도, V light 가 V light /ε 1/2 의속 도를갖는전자기파의파동방정식으로유도되는것과같은물리적이론이다. 이는빛의속 도가 Free Space에서의유전율 ε 0 와 Permeability μ 0 에관계되는이는전송선의 Capacitance와 Inductance를구하는데포함되는물리적상수라는사실과깊은연계가있다. 여기서중요한변수로알아야할또하나의상수로서특성임피던스를들수있다. 전송선의특성임피던스를 Z o 로표시하고이는전송선의임의의지점에서의전압을그지점 의전류의양으로나눈값으로정의된다. 쉽게찾아볼수있는특성임피던스의값으로는평행안테나선은 300 ohm 이고동축케이블은 ohm 내에있으며, 자유공간은 377 ohm 이다. r -12-

13 제 2-2절전송선구조및전기적모사 인쇄회로기판에서는전송선의구조가 Coaxial Line구조를가지기보다그림2에서와같이 집적화 (Integrated Circuit) 된칩내에구조와같이편평한 (Planar) 전송선구조를가진다. 편평한전송선구조의종류를살펴보면 (1) 전원이나접지층사이의절연층내에도선이있 고 TEM이주된 Mode인 Strip Line, (2) 접지층과도선이비균일한 (Inhomogenous) 매질 ( 예, 공기와절연층) 에있어서 Quasi-TEM Mode인 Microstrip Line, (3) 공기와절연층내 에도선이있는 Suspended나 Inverted Microstrip Line, (4) Slot Line, (5) 두개이상의도 선이근접되어있는 Coupled Microstrip 이나 Coupled Strip Line 및 Coupled Broadside Strip Lines 으로구분된다. 이러한다양한전송선구조에서다른배선요소와의임피던스정 합을고려하기위하여는특성임피던스계산방법에대한이해가필수적이라하겠다. 그러나 대부분의특성임피던스는수치해석이나실험에의한 Approximate Expresseion을사용하 여일부배선 Dimension의경우에만그림으로나타내어서 PCB에서필요한임피던스도표 가 미흡한 실정이다. 그림3에서는 많이 사용되는 전송선 구조 Coplanar, Microstrip, Stripline 에대한비교를보여준다. 특성임피던스를계산하기위하여사용되는변수로는유전체의유전상수 ( ε eff ) 및두께, 도 선의두께(t) 및폭(w) 등의기하학적인변수가필요하다. 전송선의각변수를위하여는 Lossless 유전체라가정하였을때 ( 즉, Conductance, G=0), Capacitance, C, Inductance, L, Resistance, R 은아래와같은간단한수식에의하여계산된다. 상호근접된도선 ( 즉, Coupled Line) 의경우, 특성임피던스는 Even-mode와 Odd-mode로구분되며이때의특성임피던스는다음과같다. Even-mode 일경우, Ce = Cp+ Cf+ Cf 이며, Cf 는 even-mode 일경우, 두선사이에 Overlap되어상쇄된 Capacitance로 Cf 보다작은값을가진다. Odd-mode 일경우, Co = Cf+ Cm 으로계산되며, 상호 Capacitance, Cm은 Cf 보다큰값을가진다. 따라서특성임피던스는 Zoo<Zo<Zoe 이다. 전송선 (Transmission Line) 을해석하기위하여 SPICE 프로그램을이용하는데이때, 회로의 Modeling은신호의상층및하강시간과도선의길이에따라 Lump 또는 Distributed Circuit 로분류된다. -13-

14 기판에서의전송선에서의신호전달속도 (t pd ) 는 TEM-mode 일때, 로근사시킬수있고, 신호전달시간이신호의상승시간과하강시간의 1/3-1/2 보다클때, 각선에서전송선로효과를고려해야하며이때도선의 Critical Length, Lc는 로표시된다. 이때 Lc보다큰전송선에있어서는 Distributed Circuit 로해석해야하며, 이 때의 Lump 의길이를계산해야한다. 단위길이당 Lump의수는다음수식에의해결정된 다. N은파장당 Lump의수이며 Vc 는빛의속도, f MAX 는전송된신호의최대주파수로서적당한디지탈신호를위해서는최소 3 Harmonics 가필요하다. Transmission Line 을등가회로(R, L, C, G) 로표시하면그림4와같은기본 Lump의합으로표시되고 X1, Y1, Z1은각 Lump 에해당하는값이다. 또한, 근접된신호선간에서의발생되는신호잡음에대한등가회로는그림5와같이표시되며 X1, X2, Y1, Y2, Z1, Z2, ZM의값은 Lump 당값이다. 예로서, Microstrip Line구조에서신호잡음을분석하기위하여 -14-

15 제 2-3절 Time Domain Reflectometer(TDR) TDR 측정방법은 PCB기판상의도선길이와임피던스를정확하게측정하는데사용되는유용한장치다. 불행히도, TDR 장비는예전에는오로지 Microwave 엔지니어들만이사용했던일종의신비의장비로알려져있었다. 초창기에발표된 TDR 장비는사용방법이복잡하였고또한결과분석도전문가의도움이필요했다. 그러나현재사용되는 TDR장비는보다실용적이고효율적인제품의측정이가능하다. 적절한 Calibration 및측정방법을습득한후에는전문가의도움없이정확한결과를얻을수있다. TDR 의기본원리는어떠한물질 (medium) 을통과한에너지가임피던스의변화가생길때, 에너지의일부는근원지로되돌아간다. 되돌아간에너지의양은통과된에너지와변화된임피던스의양과서로관계가있다. 통과된에너지와반사되어되돌아오는에너지의시간적차이는근원지와임피던스불연속성지점간의길이의함수이고에너지가전파되는속도와관계가있다. 이러한현상은소리가벽에부딪혀서임피던스변화로인하여반사되어돌아오는메아리와마찬가지다. 마찬가지로, 전기적시스팀에서도전기적인에너지가전송선을따라흐를때전송선의선폭변화로인한임피던스가변화되어되돌아오는데변화된임피던스양과반사되어오는양은서로관계가있다. TDR 계측장비는인쇄회로기판 ( 일명. Device Under Test) 의임피던스를측정하기위하여임피던스를알고있는전송선 ( 일반적으로 50 Ohm Coaxial Cable) 을통하여고속전압펄스를보냈을때, 임피던스의차이로인하여되돌아오는에너지를측정한다. 이때반사되어돌아오는에너지양과간단한수식을이용하면기판의임피던스가계산된다. 다행이도마이크로프로세서가탑재된현대의 TDR 계측장비는이러한계산을자동적으로행한다. -15-

16 임피던스를측정할 DUT에 TDR 장비를연결시켰을때, 이에관한간단한 Blok Diagram은 그림9 와같다. TDR 장비는 High-bandwidth를가지는 Oscilloscope와고속으로동작되는 펄스생성기를포함한다. 펄스생성기에서펄스를 DUT에보낼때 Oscilloscope 화면에서는 Rising Edge가나타나고시간이지나면서 Rising Pulse Edge는 DUT 에도달된다. 이때생 기는반사는펄스생성기로되돌아가입력부에도달되면이반사되는양을왕복시간내에서 화면에나타낸다. 모든 TDR 임피던스측정장비는통과된전압과되돌아오는전압의비로나타내어서절대값 이아닌상대적인양으로표시된다. 이것을반사계수 (Reflection Coefficient, ρ) 라하는데 아래와같이표시된다. 알고있는임피던스 (Zo) 과측정된반사계수(p) 로서 DUT 의임피던스(R1) 는아래와같이 계산된다. 일반적으로 TDR 장비가단순하고사용하기편리하지만장비의정확도는 50 ohm을기준으로 4%(~2 ohm) 범위내에있다. 더욱더정확한값을가지기위하여는 (1) System Rise Time, (2) Reference Impedance, (3) Noise, (4) Cable Losses 에유의하여야한다. -16-

17 System Rise Time은 TDR 장비가측정할수있는가장작은임피던스불연속성의값을결정한다. 즉, 전송선의선폭변화로인한불연속성값이 System Rise Time에비해미미하다면, 반사되어돌아오는양은정확하지않다. System Rise Time 은 (1) 펄스생성기와 (2) Oscilloscope, (3) DUT가각기가지는Rise Time 의합으로아래와같이표시된다. 일반적으로, 측정된작은변화의임피던스값은테스트 Probe 에의해좌우되나, 임피던스의 평균값을얻으면 100 picosec 정도의 System Rist Time 이면충분하다. 또한, TDR에서얻 어진임피던스의값은상대적인값을가지므로 Reference 임피던스의정확도에좌우된다. 그러므로정확도를높이기위하여 Reference 임피던스값은예상되는측정값과유사한것 을사용하여차이를줄여야한다. 시스팀에서발생되는전가적잡음은측정값의정확도에영향을주나반복되는측정값의평 균치를사용하여이러한잡음을줄일수있다. TDR과 DUT 와연결되는케이블선( 동축선) 에서의신호손실은 System Rist Time을손상시키기에이를고려하여짧고우수한동축선 을사용해야한다. -17-

18 제 2-4절특성임피던스시험패턴설계및측정 인쇄회로기판의도선에서일어나는신호특성을 TDR 로분석하기위하여, 패턴의분류는마이크로스트립라인과스트립라인구조로나누어설계하였다. 각분류별가지는시험패턴의종류로는그림 10 과같이 (A) 특성임피던스측정용, (B) 신호지연및신호감소측정용, 그리고 (C) 신호잡음측정용을포함하고있다. 테스트패턴설계시, 도선 Spec은 EEsof사의 LineCalc. S/W와자체내에서만든 S/W (Execl Program 사용) 를사용하여결정하였다. 질연층재질로는일반적으로많이사용되는 FR4, Epoxy 재질로가정하였다. Microstrip 패턴을만들기위하여양면동박판 (1/2 oz.) 을사용하였고, 0.2 mm의절연층두께를사용하였으며유전상수율은 4.8 로가정하였다. A. 특성임피던스(Characteristic Impedance) 측정용 - 주어진유전층두께및길이에서도선폭변화 -ConductorLength: 모든선은 10cm로고정 - Conductor Width ; Pattern No. A-1 : 0.13 mm ( 예상 Zo = 75 3GHz) A-2 : 0.16 mm ( 예상 Zo = 70 3GHz) A-3 : 0.32 mm ( 예상 Zo = 50 3GHz) 그림 11에서는도선폭과절연층두께변화로인한 Zo 값을계산하였다. B. 신호지연(Propagation Delay) 및신호감소(Attenuation) 측정용 - 주어진유전층두께및도선폭에서길이변화 - Conductor Width : 0.32 mm (Zo= 50 Ohm 으로맞추었슴.) -18-

19 -ConductorLength Pattern No. B-1 : 20 cm ( 예상 Attenuation = GHz) B-2 : 30 cm ( 예상 Attenuation = GHz) B-3 : 40 cm ( 예상 Attenuation = GHz) C. 신호잡음 (Crosstalk) 측정용 - 주어진유전층두께및도선폭에서도선간격변화. -ConductorLength: 모든선은 10cm로고정 - Conductor Width ; 0.32 mm (Zo= 50 Ohm 으로맞추었슴) 그림 12에서는신호선간의변화에대하여 Even-mode, Ze, Odd-mode, Zo 값을계산하였 다. 나.Stripline패턴종류 - 보드재질 : ㆍ동박두께 :1/2oz.( 도금후동박두께 :35micron 으로가정) ㆍ절연층 :EpoxyGlass( 유전상수=4.8 로가정)+Prepreg ㆍ절연층두께는 1mm 로고정(i.e.,0.5mm,0.5mmthick.) A. 특성임피던스(Characteristic Impedance) 측정용 - 주어진유전층두께및길이에서도선폭변화 -ConductorLength: 모든선은 10cm로고정 - Conductor Width : Pattern No. A-1 : 0.11 mm ( 예상 Zo = 75 3GHz) A-2 : 0.14 mm ( 예상 Zo = 70 3GHz) A-3 : 0.35 mm ( 예상 Zo = 50 3GHz) 그림 13에서는도선폭과절연층두께변화로인한 Zo 값을계산하였다. -19-

20 B. 신호지연 (Propagation Delay) 측정용및신호감소 (Attenuation) 측정용 - 주어진유전층두께및도선폭에서길이변화 - Conductor Width : 0.35 mm (Zo = 50 Ohm 으로맞추었슴.) -ConductorLength: Pattern No. B-1 : 10 cm ( 예상 Attenuation = GHz) B-2 : 20 cm ( 예상 Attenuation = GHz) B-3 : 30 cm ( 예상 Attenuation = GHz) B-4 : 40 cm ( 예상 Attenuation = GHz) C. 신호잡음 (Crosstalk) 측정용 - 주어진유전층두께및도선폭에서도선간격변화 -ConductorLength: 모든선은 10cm로고정 - Conductor Width : 0.35 mm (Zo = 50 Ohm 으로맞추었슴.) 그림 14에서는신호선간의변화에대하여 Even-mode, Ze, Odd-mode, Zo 값을계산하였 다. 제작된시험패턴기판의크기는 25cm x 27cm이며 SMA Connector용 PTH(Plated Throughole) 직경은 1.6 mm 을사용하였다. 절연층재질은일반적으로많이사용되는 FR4/Epoxy 재질 (MCL-E-67) 을사용하였다. 마이크로스트립라인용보드는 0.2 mm두께의양면 PCB 를사용하였고, 스트립라인용보드는특수제작된 0.5 mm 두께의양면 PCB 기판과 Prepreg 를사용하였다. -20-

21 적층두께의변화는 10개의보드중에각보드에서 5 군데씩을측정한결과, 최대값 mm 과최소값 mm 범위내에서변화되었다. 이는원하는 0.1 mm보다약간감소되었는데 이는적층시 Prepreg 가손실되었기때문이라예상된다. 사용된 TDR은 Hewlett Packaard사의 HP 54120T 기종으로측정방식은그림 15와같이 Reflection 방식을이용하였다. TDR측정기기를 Calibration과 Normalization 절차를 HP Manual 순서에따라행한후시험패턴보드에연결시키면 TDR 화면에서지정된 Cursor에 서시험패턴길이에따라도선의특성임피던스값이그림 16 에서와같이나타난다. 그림 17은 3 종류의도선폭 (0.35 mm, 0.14 mm, 0.11 mm) 을가지는 Stripline 구조에서 7mm 간격으로측정한특성임피던스값 (Zo) 을표시하고있다. 이때각도선구조에서의특성 임피던스가정규분포를가진다고가정하고평균 Zo 값과 95% 신뢰구간을가지는분산치 ( 즉, 2σ) 를구하면아래와같이표시된다. (A) Zo = ± 0.41( Ω) (B) Zo = ± 0.47( Ω) (C) Zo = ± 0.56( Ω) 예로서, Stripline 의 (A) 경우특성임피던스의신뢰구간은 Ω에서 Ω이며신뢰수준 95% 라는것은이러한방법으로 100개의구간을구했을때 95개정도가평균을포함할것으로기대할수있다는것이다. 위의결과를볼때일반적으로원하는임피던스값보다약간큰특성임피던스를가지는데이는도선폭이감소되었거나적층두께가두꺼워졌을경우에 해당되는데여기서는도선폭이감소되었을것으로 ( 즉, Overetching) 예측된다. -21-

22 그림 18은 3 종류의도선폭 (0.35mm, 0.14mm, 0.11 mm) 을가지는 Microstripline 구조에 서 7mm 간격으로측정한특성임피던스값 (Zo) 을표시하고있다. 이때각도선구조에서 의특성임피던스가정규분포를가진다고가정하고평균 Zo 값과 95% 신뢰구간을가지는 분산치 ( 즉, 2σ) 를구하면아래와같이표시된다. (A) Zo = ± 0.61( Ω) (B) Zo = ± 1.00( Ω) (C) Zo = ± 0.89( Ω) 예로서, Microstripline 의 (A) 경우특성임피던스의신뢰구간은 Ω에서 Ω이며신뢰수준 95% 라는것은이러한방법으로 100개의구간을구했을때 95개정도가평균을포함할것으로기대할수있다는것이다. -22-

23 참고문헌 1. W.C.Johnson, "Transmission Lines and Network ", New York, McGraw-Hill(1989) 2. R.E.Matick, "Transmission Lines for Digital and Communication Networks", MCGraw-Hill. New York (1969) 3. I. Bahl, P. Bhartia, "Microwave Solid State Circuit Design", John Wiley & Sons (1988) 4. H.B.Bakoglu, "Circuits Interconnections, and Packaging for VLSI", Addision Wesley (1990) 5. "Time Domain Reflectometry Measurement Techniques", Hewlett Packard Manual 6. 현대실험계측법, 박성현저, p.45. p.50, 민영사 7. Mark D. Tilden, PC FAB, p , February (1992) -23-

24 그림1 전송선임의지점에서미소변위에대한전압(v) 과전류(i) 의변화 -24-

25 그림2 다양한전송선의구조 -25-

26 그림3 Coplanar, Microstrip, Stripline에대한비교 -26-

27 그림4 전송선의등가회로 -27-

28 그림5 두전송선간 Crosstalk에대한등가회로 -28-

29 그림6 SPICE Simulation 결과 -29-

30 그림7 Backward Crosstalk에대한 SPICE Simulation -30-

31 그림8 Forward Crosstalk에대한 SPICE Simulation -31-

32 그림9 대표적인 TDR 장비구성 -32-

33 그림 10 기본적인테스트패턴종류 -33-

34 그림 11 Microstripline 구조시도선폭과절연층두께변화에대한 Zo 값 (ε r =4.8, 도선두께=35 μmthick) -34-

35 그림12 Microstripline 구조시 Spacing 변화에대한 Zoe, Zoo 값 (ε r = 4.8, 도선두께=35 μm thick, 도선폭 = 0.32mm) -35-

36 그림13 Stripline 구조시도선폭과절연층두께변화에대한 Zo 값 (ε r =4.8, 도선두께=35 μmthick) -36-

37 그림14 Stripline 구조시 Spacing 변화에대한 Zoe, Zoo 값 (ε r = 4.8, 도선두께=35 μm thick, 도선폭 = 0.35mm) -37-

38 그림2 TDR 장비(HP54120T) 의 Calibration 및 Measurement -38-

39 그림 16 TDR 화면에나타난특성임피던스의예 -39-

40 그림 17 Stripline 구조시측정된도선의특성임피던스값 -40-

41 그림18 Microstrip Line 구조시측정된도선의특성임피던스값 -41-

42 제 3 장적층기술연구 -42-

43 제 3 장적층기술연구 제3-1절서론 적층기술은 IMPEDANCE CONTROLLED PCB 을제조하기위한중요한공정이다. 층간적층두께조절능력이매우중요한임피던스조절보드에서는일반적으로 ±5um을요구하고있다. 따라서중점연구부분은두께조절에많은영향을미치는기계적성질과원자재변성등에대하여연구하였다. 제3-1-1절 PARAMETER 적층의두께편차조절을위해서 PREPREG RESEN FLOW와내층동박잔존율의분포형태에대한연구가필요하여 HOT PRESS의 HEAT RATE와 CUSHION PAD. PRESS PLATE와같은부자재에대한실험도매우중요하다따라서 PRESS의온도압력시간과원부자재에대하여실험결과를토대로기술한다. 제3-1-2절온도 PREPREG의경화온도가특성상 170 이상이어야하므로 PRESS초대온도는 를 45 분간유지해야한다. 가열방식중에서 MASS방식은 1단가열방식으로최대온도로가열하며 SLOT 방식은 2 단가 열방식으로 프로그램 조절한다. 2단가열방식의 이유는 다층쪽으로 갈수록 CORE와 PREPREG수가많아짐에따라균일한온도분포를유지하기위하여 130 에서 20-30분예 열시간이필요하다. 그리고보드의실제온도가 170 범위에서 45분유지하려면프로그램 데이타는 180 에서 70 분입력해야한다. -43-

44 제3-1-3절압력 MASS방식과 SLOT 방식동일하게보드의단면적으로압력을계산한다. 실재는최대압력을주는데목적이있지만직압으로최대압을가하면제품에응력을주기때문에제품형성에많은문제점을일으키기때문에초기압으로 10 분정도제어한다. 제3-1-4절시간 압력과온도설정후그유지시간은 PREPREG 의융용상태와진행상황에의해서결정한다. PREPREG의융용은 60 부근에서시작되어안정된경화상태를유지하려면 Tg POIINT이상에서 45 분이상진행이필요하다. 적층이후의공정즉 SOLDER LEVELING 및인쇄건조공정에서받을수있는열충격에의해제품의물성이변화하지않게하려면그온도이상에서경화시키는것이중요하다그리고완벽하게경화시키기위해필요한시간은 45 분이상이다. 그림 1-1 : 경화시간(26 분) 과 HEAT RATE의관계 : 30POINT 온도측정 PROGRAM 1-2 : 적층결과 GRAPH 1-3 : 열판온도 GRAPH 그림 2-1 : 경화시간(53 분) 과 HEAT RATE : 30POINT 온도측정 PROGRAM 2-2 : 적층결과 GRAPH 그림 3-1~3- : PREPREG tg POINT TEST 5 그림 4 :Prepreg두께 Test 그림5 :Thin-coreLay-up구성및두께 -44-

45 제1-1-5절 CUSHION PAD 열판쪽으로 LAY-UP된제품은중간에위치한것보다열전달이빠르기때문에충격을받을수있다. 성형진행을위한열전달분포를동일하게하기위하여급격한열충격을완화시켜주는역활과함께물리적스트래스를감소시켜주는것이 CUSHION PAD 이다. SUSHION PAD의수량결정은제품에온도센서를연결하여 HEAT RATE가 2-3 정도분포할수있는상태에서조절한다. 수량이많을수록 HEAT RATE는낮아지고그에따라압력이제대로제품에전달되지않기때문에성형불량( 기포. MEASLING) 등이생길수있다. 제1-1-6절 PRESS PLATE 열팽창률이 COPPER FOIL의열팽창률과상이함으로써일어나는보드두께및주름불량의문제점을 AL-PLATE와 SUS-PLATE를사용하여비교실험을하였으나 AL-PLATE 사용시두께편차가많이생기는것으로나타났다. 그림 6 : AL-PLATE와 SUS-PLATE을사용하여적층두께측정비교 6-1 : SUS-PLATE 사용제품을두께측정 DATA 6-2 :AL-PLATE사용제품을두께측정 DATA 6-3 : AL-PLATE을이용한 PRESS의프로그램및 HEAT RATE 측정 DATA -45-

46 제 3-2절적층조건및 PREPREG특성에따른불량관제 조건성형불량보드두께성형쏠림 VOID 동주름 적층조건 PREPR EG 특성 적층압력승온압력단내매수수지분수지흐름 높음 X X O O 낮음 O O X X 높음 X X O O 낮음 O O X X 많음 X X O X 적음 O O X O 많음 X X O O 적음 O O X X 많음 X X O 적음 O O X (X : 불량, O : 양호) -46-

47 30POINT 온도측정 그림 1-1. 경화시간(26 분) 과 HEAT RATE관계 30POINT 온도측정프로그램 -47-

48 그림 1-2 적층결과 GRAPH -48-

49 그림 1-3 열판온도 GRAPH -49-

50 30POINT 온도측정 그림 2-1. 경화시간(53 분) 과 HEAT RATE관계 30POINT 온도측정프로그램 -50-

51 그림 2-2 적층결과 GRAPH -51-

52 HEAT FLOW(mW) 그림 3-1 PREPREG Tg POINT DATA -52-

53 HEAT FLOW(mW) 그림 3-2 PREPREG Tg POINT DATA -53-

54 HEAT FLOW(mW) 그림 3-3 PREPREG Tg POINT DATA -54-

55 HEAT FLOW(mW) 그림 3-4 PREPREG Tg POINT DATA -55-

56 HEAT FLOW(mW) 그림 3-5 PREPREG Tg POINT DATA -56-

57 PREPREG 두께 TEST 그림 4. PREPREG 두께 TEST 결과 -57-

58 그림5. THIN-CORE LAY-UP 구성및두께 -58-

59 그림5-1. THIN-CORE LAY-UP 구성및두께 -59-

60 그림5-1. THIN-CORE LAY-UP 구성및두께 -60-

61 그림 6. AL, SUS-PLATE 사용적층두께비교 -61-

62 그림 6-1. SUS-PLATE 사용제품의두께측정 DATA -62-

63 그림 6-2. AL-PLATE 사용제품의두께측정 DATA -63-

64 30POINT 온도측정 그림6-3. AL-PLATE을이용한Press의프로그램및HEAT RATE 측정DATA -64-

65 그림

66 그림

67 제 4 장 COPPER PLATING PROCESS -67-

68 제 4 장 COPPER PLATE PROCESS 제4-1절서론 COPPER PLATE PROCESS 중에서도금의편차를줄이기위하여여러가지방법으로실험을진행하였다. 그러나도금공정은회로형성공정중일부분이기때문에이에대한이해를돕고자먼저회로형성공정에대하여개략설명한다. 회로형성공정은크게 SUBTRACTIVE PROCESS와 ADDITIVE PROCESS로나눌수있으나일반적으로채택하고있는 SUBTRACTIVE PROCESS 에대해서만설명한다. SUBTRACTIVE PROCESS 법은원자재인동(CU) 적층판위의불필요부분을융해제거시키며통상 THROUGH HOLE도금으로접속시킨도체회로를형성하는방법이며아래그림은표준적인공정순서이다. -68-

69 제4-1-1절특징 1) 현재의인쇄회로기판제조공정방법중에서기술적으로가장완성된것이고높은경비절 감효과가있다. 2) 도체층을형성하는동박과전기절연층을형성하는수지와의밀착강도가높다. 3) 5-10um의초박동박을외층에사용하므로 SEMIADDITIVE 법의생각을조립한공정을 설정할수있다. 4) THROUGH HOLE 도금을절연성이좋은전해도금으로성장시키기때문에접속신뢰성 이높은보드를제조할수있다. 5) SOLDER THROUGH HOLE 도금보드의제조공정은길으므로 THROUGH HOLE 공정 이 SEMI PANEL과 PATTERN 도금으로나누어자동화라인을조립하기에좋다. 제4-2절도금두께안정화조건 제4-2-1절유산동도금액조성 회로 PATTERN의균일한전착도금피막을얻기위하여다음과같이도금액조성을하였으며가능한한황산구리에대한황산의농도비율을높게조성하고음극효율개선에중점을두었다. C U S O 4 : 70-80g/1 5H2O H2SO4 : g/1 CL- : 70-50mg/1 ADDITIVE : 적당량(HULL CELL WHWJD) -69-

70 제4-2-2절전류량과도금두께상관관계 제2-2-1절에서설정한유산동조성비와아래의조건설정으로각각전류량만변화하여 PANEL 도금방법과 PATTERN 도금방법을병행하므로써도금방법에따른편차도측정하였다. 그리고표면편차이외에도 THROUGH HOLE의 MATAL DISTRIBUTION에대하여 MICROSECTION 으로측정평가하였다. 도금액온도관리 : 전류량변화 : 1.5A/dm2, 2.OA/dm2, 2.5A/dm2, 3. OA/dm2, COPPER ANODE : 0.06% 함인동 전극비율 : 양극 (2) : 음극(1) 제 절 PANEL 도금법과 PATTERN 도금법과의도금편차비교 결과 DATA에서보듯이 PANEL도금방법이 PATTERN도금방법보다균일한도금두께를얻을수있었고 POINT 별편차가적게나타났다. 작업성및생산성을고려하면가장적합한전류범위는 A/dm2이내에서조정하는것이타당하며도금액의철저한관리가요구된다. 그림 7: Process of panel plating 그림 8: Process of PATTERN plating -70-

71 제 절 : PANEL도금과 PATTERN도금에대한 METAL DISTRIBUTION 비교 이론적으로 HOLE내벽의도금두께와보드표면의도금두께가 1:1 이되어야한다. 이에대한평가방법으로써 MICROSECTION 을하여도금두께편차를계산한다. 계산식으로는아래식으로하며결과 DATA와같이 PANEL 도금방법이좋게나타났다. -71-

72 ##DATA 비교 -72-

73 홀내부도금두께(100 배) 시료번호 : 3-1 그림 7. PROCESS OF PANEL PLATING -73-

74 UNDERCUT(400 배) 시료번호 : 2-1 표면도금두께(400 배) 시료번호 : 2-1 그림 7-1. PROCESS OF PANEL PLATING -74-

75 홀내부도금두께(100 배) 시료번호 : 2-1 그림 8. PROCESS OF PATTERN PLATING -75-

76 UNDERCUIT(400 배) 시료번호 : 3-1 표면도금두께(400 배) 시료번호 : 3-1 그림 8-1. PROCESS OF PATTERN PLATING -76-

77 제 5 장 ETCHING기술연구 -77-

78 제 5 장 ETCHING 기술연구 제5-1절서론 SUBTRACTIVE법으로인쇄회로기판을제조할경우 ETCH-ING 공정은불가결한주요공 정이다. 소재로써 COPPER-CLAD-LAMINATE를 사용하고 EHTCHING RESIST로써 COVER 된설계도체회로이외의불필요한동박을약품용액에서부식, 용해, 제거하는것이 다. 이때사용하는약품용액을부식액이라부른다. ETCHING액으로필요한성능은적절한 온도와시간에서 ETCHING RESIST 을박리하지않을것, 동을산화해서용해하고그잔존 물을제거하기쉬울것,ETCHING 속도가일정하여액의사용수명이길을것등이있다. 현재인쇄회로기판제조공정에서사용되고있는 ETCHING액으로는염화제2 철용액, 염 화제동용액 2, ALKALI ETCHING 액이있다. 제5-2절 ALKALI ETCHING 본절에서는알카리부식액에대하여개략적으로설명한다. 제5-2-1절 ALKALI ETCHING액 알카리에칭액은 SOLDER THROUGH HOLE기판의애칭액으로써현재수요의 85% 를만족하고있다. 이애칭액은산화재로써특별한약품용액을배합하지않고욕중에동아민착합제가산화재로써작용하여동을부식한다. 화학반응식은다음과같다. 가 ) CU+CU(NH 3 ) 4 CL CU(NH 3 ) 2 CL 나 ) 2CU(NH 3 ) 2 CL+ 4NH 4 OH = 2HCL - 2CH(NH 3 ) 4 +4H 2 O -78-

79 CU 를염화디아민동 ( Ⅱ) 으로에칭을계속하면 ( 가) 식에서와같이염화디아민동 ( Ⅰ) 이생긴 다. 염화디아민동 ( Ⅰ) 은에칭능력이없으므로에칭을계속하게되면곧 DPT칭이불가능하게 된다. 따라서암모니아수와염산을보충하여식과같이재생하여사용한다. 알카리에칭액의조성및관리범위는다음과같다. CU 2+ :10Og/1 CL - : mol/1 비중 : 제5-2-2절ETCH FACTOR 에칭공정에서는인쇄회로기판의표면에대하여수직방향으로만에칭이진행되는것이이상적이다, 그러나실제로는그림과같이에칭이수직방향으로깊게진행함에따라인쇄회로기판의표면으로평행한방향으로도에칭이진행된다. -79-

80 제5-3절 PATTERN WIDTH 변화 TEST 제조공정중페턴폭변화에영향을주는요인은 ETCHING MECHAIN 의액온도, 농도, 속도,SPRAY 압력등을들수있는데이에대한일반적인그래프는다음과같다. 그러나위에열거한 FACTOR는기계적인성질이기때문에조건설정조절이가능하므로공정요인중도금두께편차에의한영향과연계하여증감오차를줄이는데중점을두었다. 제5-3-1절도금두께편차에의한페턴폭증감 페턴폭증감용인중기계적성질은일정하게설정하고준비된시료의 5 부위의도금두께는측정한후각부위의페턴폭의 ETCHING 전후로구분측정한후증감율을확인한다. -80-

81 ETCHING 전후의 DATA 를그래표(CHART OF ETCHING) 에서볼수있듯이도금두께편차가제일큰 3 POINT 에서페턴폭증감율이가장크게나타났다. 따라서페턴폭증감율을줄이기위해서는 COPPER PLATING 을안정화시키는것이중요한요인이다. 그림9. CHART OF ETCHING (ALKALI ETCHING) -81-

82 제 6 장고속 IC TESTER 장비 -82-

83 제 6 장고속 IC 테스터장비개발 최근메모리칩및가급속히높아짐에따라반도체산업에서 ASIC (Application Specific Integrated Circuit) 의동작속도및집적도 IC테스터기술이차지하는비중이점차커지고 있다. 따라서 Hewlett Packard, Anritsu 회사와같은측정기기제작사들은물론, 반도체제작회사에서도 LSI(Large Scale Integrated) 칩의동작테스트와성능평가를위한테스터장비개발을진행하고있다. 그러나일반상업용의범용 IC테스터시스팀은대용량테스트벡터생성이가능하며마이크로프로세서의테스트와같이대용량, 다핀의테스트패턴이필요한경우에적합할뿐아니라, 테스터의입출력확장이 500 핀정도까지가능하여큰처리능력(Large Throughput) 을요구하는생산라인에서만족시킬수있도록설계되어있다. 이와같이대용량테스트패턴생성의용이성, 커다란생산효율, 그리고편리한사용자인터페이스등의많은장점에도불구하고, 높은동작주파수와타이밍정확도를유지하기위해서는많은고가의부가장치들이추가로필요하여입출력핀당가격이수천달러에달하게되 므로 R&D 단계에서의 IC 테스터장비로서는가격적으로큰부담을가진다, -83-

84 개발되고있는 IC 중에 SRAM (Static Random Access Memory) 과갈은메모리소자를 개발하는과정에서는위에서언급한대규모의범용테스터시스팀을사용하지않고도메모 리소자테스트를위한시스팀의요구사항을만족시키는것이가능하다. 먼저메모리소자 의테스트패턴은각메모리 Address에대해서동일한패턴이번복되거나간단한규칙에 의해서변화하므로마이크로프로세서의테스트와는달리테스트패턴의생성과정에서시스 팀메모리의용량이많이필요하거나측정시간이많이걸리지않는다. 반면에측정하고자 하는메모리소자(DUT, Device Under Test) 의용량이커짐에따라서테스트시간이급격 히늘어나므로, DUT 의용량및성질에따라적절한테스트패턴을적용시켜야한다. 그리 고메모리 IC 테스트에있어서반드시필요한 Acess Time이나 Setup, Hold Time 등의 AC 변수의정확한측정을위하여테스트패턴의미세한타이밍조정이가능하여야한다. 또한 ECl/ GaAs 계열을사용한 SRAM과같은고속메모리소자의성능평가를위해서는 수백 MHz급의동작속도와 50Opsec (1 psec.=10-12 second) 이하의타이밍정확도가요구 된다. 본과제에서는임피던스 PCB 기판이사용되는응용분야들가운데, Test Vehicle로고속 IC 테스터보드를선정하여 2 차에걸쳐설계및제작하였다, 고속 IC 테스터장비는그동안 화합물반도체연구부에서수행되어왔던 SRAM Tester 개발과제로, 본과제에서는테스터 보드의성능을보다향상시키는데목적을두고자우선 260MHz에서작동되는 SRAM 테스 터를제작한후, 500MHz에서작동되는범용성있는고속 IC 테스터장비를제작하였다. 제6-1절 SRAM 테스터시스팀개요 테스터시스팀의 H/W에대한블럭기능도는그림1 과같다. 테스터시스팀은크게 (1) 고속클럭생성및제어기 (High Speed Clock Generator & Controller), (2) 고속 Address 생성을위한 Programmable Address Counter, (3) WE Signal(Enable 신호) 생성기와입출력 Buffer, 그리고 (4) Signal의타이밍을미세조정하기위한 Digital Delay Generator로구성되어있다. 이외에 (5) 입출력어댑터와같은저속동작부가있다. 이에대한각블럭별로행하는주요기능은다음과같다. -84-

85 - 제어기인 IBM PC/AT 는전체테스터시스팀 (Power Supply, Source Clock Generator 포함) 을제어하고, 테스트패턴생성및 DUT를통과하여나온파형분석등의역할을담당 한다. - I/O 어댑터는입출력레벨을 TTL에서 ECL 레벨로. 그리고 ECL에서 TTL-레벨로전환 시켜주는레벨변환기능을하여, IBM PC로부터의 Data 및 Control Signal 등을 Latch하여 저장하는기능을한다. - 고속클럭생성및제어기(Clock Generator & Controller) 는 Address Counter와입출 력 Buffer 를구동하기위한클럭을발생시키며, Address Counter와연계하여원하는시점 에 Clock 을끊는클럭제어기능을수행한다. - 입출력버퍼 (I/O Buffer) 는테스트패턴을저장하고있다가고속으로 DUT에내보내는 Test Data Buffer와 DUT 출력을원하는시점에받아들여저장하는 Input Buffer로구성 된다. 입출력타이밍은 Buffer Latch Clock 의타이밍에의해서결정되며, 입ㆍ출력버퍼에 인가되는 W_CLK 신호와 R_CLK 신호의타이밍은 Digital Delay Generator로미세조절된 다. - WE_Signal Generator는 Write Enable 신호의타이밍과펄스폭을조절하는기능을한 다. 그림 2에서와같이 Write Pulse Width (T3) 는 3.5 nsec.< T3 < 16.3nsec. 범위내에 서작동하도록제작하였으며, 그림3에서는예로서 T3=4.6 nsec. 인경우의동작파형을보 여준다. 본과제에서설계제작된 SRAM 테스터시스팀의기본사양은다음과같다. -Tester출력신호. Address : 8-bit(2 8 = 256 addresses), Data : D [3:0]. CS, WE -85-

86 - Tester 입력신호 : SRAM Data(Q [3:0]) - Tester 입출력레벨 : ECL Level(-0.8V ~ 1.9V) - 최대동작주파수.ReadMode:260MHz.WriteMode:80MHz - Timing Resolution : ~50 psec.(digital Delay Generator 에의존) - AC Parameter Timing Accuracy : ±100 psec. SRAM 테스터의기능은크게 Functional Test 기능과 AC Parameter 측정기능으로나누며자세한기능은다음과같다. (1) Functional Test - Marching 1's and 0's Test - Checkerboard Test - Galloping Test (2) AC Parameter Test - Address Acess Time - Minimum Write Pulse Width - Address Setup & Hold Time -DataSetup&HoldTime 고속클럭생성및제어모듈과입출력버퍼모듈과같은고속동작모듈제작을위한 PCB 제작시주요설계고려사항으로는전원전압의안정화, 신호의누화잡음방지와임피 던스정합, 그리고 PCB 신호지연의최적화등을들수있다. 사용되는논리회로에인가되 는전원전압변동에따른신호파형의왜곡및신호상호간의누와잡음, 선로의특성임피 던스부정합에의해발생하는신호의반사, 주파수에따라선로전파속도가다른데기인하여 발생하는신호의왜곡등이사용하는논리소자형이허용하는최대치 (Noise Margin) 이내 에들도록하여야한다.(ECL 의경우 < 150 mv). 특히 PCB 선로지연의차에의한 Signal Skew는 50psec. 이내가되도록선로지연을정확히계산하여설계하였으며, Via, Pad 등 부정합요소에의한영향을줄이기위하여각 PCB 선로마다의부정합요소에의한영향이 동일하도록만들었다. SRAM 테스터보드는 2종류의보드로구성되고각기 6층기판으로형성되어있고 15cm x 20cm 크기로되어있다. 기판의단면을보면아래와같은구조를가지고있다. - Cross Section of Board Structure : ( 총두께: 1.6T) -86-

87 - 4종류의 DC Power Supplies 사용 Ground (0V), V IE (-5.2 V), V cc (5.0 V), V π (-2.0 V) - Key Design Parameter.. Line Impedance : 50 Ohm. Signal line Width : 20 mil inch. Dielectric Thickness between Signal 1 layer and Power 1 layer : 0.3 mm (Dielectric constant = 4.8 assumed). Dielectric Thickness between Power 4 layer and Signal 2 layer : 0.3 mm (Dielectric constant = 4.8 assumed) -87-

88 Other Design Parameter.LargeViaDiameter. Line Clearance(11 mil).1line/pin 보드재질은 Hitachi사의 FR-4 재질 (MCL E-67) 을사용하였고유전상수율은 4.8로가정하였다. 도선의임피던스를 50 Ohm으로유지하기위하여는선폭과유전층두께를잘조절해야한다. 즉, 선폭이 20 mil inch 의경우, 유전층두께가 0.3 mm 가되어야한다. 표1에서는한보드내의도금두께편차및절연층적층두께편차를측정하기위해보드의 5군데를임의로선정하여절단하여두께를측정한결과로, 각부위에서의절연층두께변화는대략윗면의절연층두께 ( 신호층 1과 Power 1 사이) 에서는 0.27~0.285 mm 이며, 밑면의절연층두께 (Power 4와신호층 2 사이) 에서는 ~0.285 mm 이다. 이는여러장의얇은 pregreg 를사용하여적층시, 에폭시재질이흘러나와두께가감소된것같다. 그림 4는도선두께의 변화 (35 μ m-65 μ m) 및절연층두께의변화(0.25 mm mm) 로인한 Zo 값을자체내에서구축한 S/W(Excel Program 사용) 를이용하여계산된값을보여준다. 이결과도선두께가 35 μ m에서 65μ m로변화될때임피던스는약 1 ohm 정도로작은범위에서변화가있 다. 또한, 절연층두께가 20μ m의변화가있을때임피던스의변화는약 2 ohm 범위내에있음을예상할수있다. 그림 5 는절연층의유전율변화( ) 및절연층두께의변화 (0.26 mm ㆍ 0.32 mm) 로인한 Zo 를보여준다. 이결과대략유전율이 0.2 범위에서변화될때, 임피던스변화는약 1.2 ohm 정도인것을알수있다. 그림 6 에서는신호선의 Discontinuities( 불연속성요소); (1) SMA Connector, (2) PTH Via, (3) Chip Resistor Pad; 이 Line의임피던스에끼치는영향을측정하기위하여 TDR을사용한대표적인측정결과다. 이결과위의불연속성요소들은모두 Capacitive 성질가지고있음을알수있고, 대략그값들은 (1) 30~38 ohm for SMA Connector, (2) 42~46 ohm for PTH Via, (3) 40~43 ohm for Chip Resistor Pad 정도된다. -88-

89 SRAM Tester 시스팀의동작은두가지로구분된다. (1) Write Mode 테스터시스팀의 Write Mode에서의출력파형에대한 Timing Diagram은그림2에서보는 바와같다. Address Setup & Hold Time, Date Setup & Hold Time, Minimum Write Pulse Width를측정하도록하기위하여 Digital Delay Generator를사용하여 T1, T2, T3 를모두50 psec. 의Resolution 으로조절할수있다. (2) Read Mode Read Mode에대한 Address Access Time을측정하기위해서는그림7과같이 R_CLK (Buffer Latch Clock) 의타이밍을 Digital Delay Generator를사용하여 50psec. 간격으로 변화시키면서반복하여측정함으로서가능하다. 또한, Read Mode에서는 RAM Address 신 호만이고속으로변화되기에이때작동되는최대동작주파수는 Address Counter의동작속 도에의해결정된다. 그림8에서보는바와같이 ECL 칩으로구현되는 Address Counter의 최대동작주파수는약 260MHz 까지작동되고, Address 간또는 Data 간 Skew에의한 Timing Error는 200 psec. 이내였다. -89-

90 제6-2절고속 IC 테스터 고속 IC 테스터는앞서언급한 SRAM 테스터에대한성능을보완시킨것으로시스팀의블럭기능도는그림 9 에서보는바와같다. 고속 IC 테스터시스팀은크게 3부분으로나눌수있다. 즉, (1) ECL 레벨의시스팀클럭을생성하고클럭제어 (Clock On/Off, Clock Timing 조절) 기능을수행하는클럭제어부와, (2) 테스트패턴을저장하였다가 DUT로고속으로내보내기위한 SRAM 출력버퍼부, 그리고 (3) DUT 출력을받아들여저장하였다가이들 Data들을분석하기위하여 IBM PC/AT로전송하는기능을담당하는 SRAM Input Buffer 부가있다. 이에대한각블럭별로행하는주요기능은다음과같다. - 클럭제어부는 Clock Generator & Controller, Programmable Divider, Digital Delay Generator, WE Signal Generator, Synchronous High Speed Buffer 로구성되어있다. 클럭제어부출력으로서는시스팀클럭, Enable Signal, Address 신호, 또는분주클럭으로활용할수있는 12 bit의 A[11:0] 신호등이있다. 이들각신호는 Digital Delay Generator로미세하게타이밍을조절할수있으므로외부의다른시스팀의입력신호로사용가능하다. - SRAM 입출력버퍼부는앞서언급한 SRAM Tester 시스팀과는달리 SRAM 뿐아니라, 일반 Digital IC의테스트까지가능하도록하기위하여 2K x 2bit GaAs Self-timed SRAM을사용하여 Data Depth를 2K 까지확대하였다. IC 테스터시스팀에사용된성능사양은다음과같다. - IC 테스터시스팀의입출력 Buffer는 ECL 레벨 Compatible한 GaAs SRAM을사용하므로입출력의전압레벨은 ECL(100K/10K) 레벨을제공한다. - 현재설계된 IC 테스터의입출력수는각각 16-bit 이지만, 입출력 Buffer Board를하나씩추가할때마다16 bit 씩확장할수있다. -90-

91 이출력 Data의 Skew에의한 Timing Error는 200 psec. 이내이며, 입출력의상대적인타이밍은 Clock 제어부에서의 Clock Timing Control 로가능하도록설계되었다. Clock 제어부의클럭생성및제어회로와 SRAM Address 생성을위한 Address Counter의동작속도는최대 500 MHz 까지동작가능하나, 그림10과 11에서는각각 310 MHz, 420 MHz에서동작함을실제로확인하였다. ( 주: Source Clock Generator의최대주파수가 420 MHz인관계로 500 MHz 동작실험을하지못함.) -시스팀의기본사양은표2 에서보는바와같다. 고속 IC 테스터의 Board 사양은보드크기를제외하고는 1차로제작된보드와거의동일하 다. -Module당 PCB크기. Clock 제어부 Module : 15 x 23.5 cm. SRAM 출력 Buffer Module : 20 x 23.5cm. SRAM 입력 Buffer Module : 20 x 23.5cm -PCB 층수 :6층 - Dielectric 재료( 유전상수) : Glass Epoxy FR4 (ε r =4.8) - 절연층두께 : 8mil inch (0.2mm) - 선로구조 : Microstrip - 선로특성임피던스( 선로폭) : 50±5 Ω(12.6mil) - 선로지연 : 150 psec/inch - 사용전원 : GND, V cc (5V), V H (-5.2V), V π (-2.0V) -91-

92 그림1 테스터의구성도 -92-

93 그림2 Write Mode에서의출력파형 -93-

94 그림3 측정된 Clock signal와 WE Signal 파형 -94-

95 그림4 도선의두께변화(35 μm~65 μm) 로인한 Zo 변화(~1 Ω) -95-

96 그림5 유전율및절연층두께변화로인한 Zo 변화 -96-

97 그림6 도선상의불연속성(SMA Connector, Resistor Pad) 으로인한임피던스변화 -97-

98 그림7ReadMode에서의출력파형 -98-

99 그림8 Address Counter의출력파형 (Address 신호의 LSB A0) : 동작주파수 ~260 MHz -99-

100 그림9 고속 IC 테스터의구성도

101 그림10 310MHz에서작동되는 (a) Address Counter 의출력파형(Address 신호의lSB A0) 과 (b) Clock 제어부의 System Clock Output 파형

102 그림11 420MHz에서작동되는 (a) Address Counter 의출력파형(Address 신호의LSB A0) 과 (b) Clock 제어부의 System Clock Output 파형

103 표1. 절단부위에따른절연층두께변화 * Micro Section 부위 * 절연층두께측정

104 입출력 테스터입출력레벨 Channel 수 표2 고속 IC 테스터시스팀의성능사양 입력 16 Channel ECL 레벨(-0.8V ~ -1.9V) 32 Channel 까지확장가능 출력 16 Channel 32 Channel까지확장가능 Word Pattern의 Depth 2K (2,048) 최대동작주파수 Clock 제어부 SRAM 입출력 Buffer부 (SRAM의 500 Hz 230 MHz Access Time < 5 nsec.) Timing Resolution Timing Accuracy 50 psec. ± 100 psec