Journal of the Korea Institute of Information and Communication Engineering 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 17, No. 10 : 2395~2402, Oct. 2013 40MHz 의대역폭과개선된선형성을가지는 Active-RC Channel Selection Filter 이한열 황유정 장영찬 * Active-RC Channel Selection Filter with 40MHz Bandwidth and Improved Linearity Han-Yeol Lee Yu-Jeong Hwang Young-Chan Jang * Department of Electronic Engineering, Kumoh National Institute of Technology, Gumi, Gyeongbuk 730-701, Korea 요약본논문에서는 40MHz의대역폭과개선된선형성을가지는 active-rc channel selection filter (CSF) 가제안된다. 제안되는 CSF는 5차 butterworth 필터로써한단의 1차 low pass 필터와두단의 biquad 기반의 2차 low pass 필터, 그리고 DC offset 제거를위한 DC 피드백회로로구성된다. CSF의선형성을개선하기위해스위치로사용되는 MOSFET의 body를 source 노드로연결한다. 설계된 CSF의대역폭은 10MHz, 20MHz, 그리고 40MHz로선택될수있으며, 전압이득은 0dB에서 24dB까지 6dB의단위로조정된다. 제안된 CSF는 1.2V 40nm의 1-poly 8-metal CMOS 공정에서설계된다. 설계된 CSF가 40MHz의대역폭과 0dB의 gain을가질때, OIP3는 31.33dBm이고 in-band ripple 은 1.046dB, IRN는 39.81nV/sqrt(Hz) 로시뮬레이션검증되었다. CSF의면적과전력소모는각각 450 210μm 2 와 6.71mW 이다. ABSTRACT An active-rc channel selection filter (CSF) with the bandwidth of 40MHz and the improved linearity is proposed in this paper. The proposed CSF is the fifth butterworth filter which consists of a first order low pass filter, two second order low pass filters of a biquad architecture, and DC feedback circuit for cancellation of DC offset. To improve the linearity of the CSF, a body node of a MOSFET for a switch is connected to its source node. The bandwidth of the designed CSF is selected to be 10MHz, 20MHz and 40MHz and its voltage gain is controlled by 6 db from 0 db to 24 db. The proposed CSF is designed by using 40nm 1-poly 8-metal CMOS process with a 1.2V. When the designed CSF operates at the bandwidth of 40 MHz and voltage gain of 0 db, the simulation results of OIP3, in-band ripple, and IRN are 31.33dBm, 1.046dB, and 39.81nV/sqrt(Hz), respectively. The power consumption and layout area are 450 210 μm 2 and 6.71mW. 키워드 : Channel selection filter, active-rc 필터, biquad 필터, DC 피드백 Key word : Channel selection filter, active-rc filter, biquad filter, DC feedback 접수일자 : 2013. 09. 06 심사완료일자 : 2013. 09. 26 게재확정일자 : 2013. 10. 09 * Corresponding Author Young-Chan Jang(E-mail:ycjang@kumoh.ac.kr, Tel:+82-54-478-7434) Department of Electronic Engineering, Kumoh National Institute of Technology, Gumi, Gyeongbuk 730-701, Korea Open Access http://dx.doi.org/10.6109/jkiice.2013.17.10.2395 print ISSN: 2234-4772 online ISSN: 2288-4165 This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/li-censes/ by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited. Copyright C The Korea Institute of Information and Communication Engineering.
한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 17, No. 10 : 2395~2402, Oct. 2013 Ⅰ. 서론 Ⅱ. Channel Selection Filter 구조 최근 CDMA (Code Division Multiple Access)/LTE (Long Term Evolution) 휴대전화, GNSS (Global Navigation Satellite System), DVB (Digital Video Broadcasting), WLAN (Wireless Local Area Network)/ WiMax (World Interoperability for Microwave Access), WPAN (Wireless Personal Area Network) 등다양한현대무선통신표준은급속하게발전하고있다. 휴대폰을용이하게사용하기위해단일칩에 multi-standard/ multi mode 통신시스템통합이요구된다. 따라서 software-defined radio (SDR) 는가장경쟁력있는해결책의하나로서개발되고있다 [1]-[4]. 일부재구성가능한 analog baseband IC는무선통신시스템의요구에따라수백 khz에서수십 MHz까지허용가능한대역폭이요구된다. 이와같은시스템에서는일반적으로대역폭의변경을통한 channel selection 기능과전압이득의가변기능이가능한필터가요구된다. 더욱이선형성의개선과노이즈의감소를위해주로 active-rc 구조의필터가사용된다. 대역폭의조정이나필터의전압이득의조정을위해저항과커패시터가 MOSFET으로구성되는스위치와함께사용되는데, 이경우 MOSFET의비선형성으로필터전체의선형성이악화된다. 본논문은 40MHz의대역폭과개선된선형성을가지는 active-rc channel selection filter (CSF) 를제안한다. 제안되는 CSF는 5차 butterworth 필터로써한단의 1차 low pass 필터와두단의 biquad 기반의 2차 low pass 필터, 그리고 DC offset cancellation (DCOC) 를위한 DC feedback (DCFB) 회로로구성된다 [2][3]. 대역폭과전압이득의제어를위해저항과스위치로구성된저항열및커패시터와스위치로구성된커패시터열에스위치로사용되는 MOSFET의 body를 source 노드로연결함으로써선형성을개선한다. CSF를위한연산증폭기는입력과출력의넓은전압범위를가지는완전차동 class AB 구조를사용한다. 본논문의 II 장에서는제안하는 CSF의구조를소개하며, III 장에서는 CSF를위한구체적인회로를소개한다. IV 장에서는 CSF의구현및시뮬레이션결과를보여주며, 마지막 V장에서본논문의결론을맺는다. 그림 1 은제안된 CSF 의블록도이다. CSF 는 5 차 butterworth 필터이며, stage1 과 stage2, stage3 으로구성 된다. Stage1 은연산증폭기와저항, 커패시터로구성된 1차 low pass 필터이고 stage2와 stage3는연산증폭기 2 개와저항, 커패시터로구성된 biquad 필터로 2차 low pass 필터이다. CSF의구현은노이즈의감소와선형성의개선을위 해 active-rc type 의 biquad 형태로설계하였으며필터 에사용된모든커패시터는 MOSFET 으로구성되는스 위치를이용한커패시터열로구성하여차단주파수를 조정할수있도록설계하였다. 또한, 저항은 MOSFET 으로구성되는스위치를이용한저항열로구성하여필터의전압이득을조정할수있도록설계하였다. 그림 1. CSF 의블록도 Fig. 1 Block diagram of CSF 연산증폭기와저항, 커패시터로구성된 stage1 의전 달함수는식 (1) 과같다. (1) 식 (1) 에따르면 stage1 의 R2 는차단주파수와전압 이득모두에영향을미치지만 R1 은전압이득에만영향 을미치므로 R2 는고정하고 R1 을조정함으로써차단 주파수에는영향을미치지않고전압이득을조정할수 있다. 그리고 R2 를고정하였으므로차단주파수의유일 한변수는 C1 이된다. 따라서 C1 을조정함으로써차단 2396
40MHz 의대역폭과개선된선형성을가지는 Active-RC Channel Selection Filter 주파수를조정할수있다. CSF의전압이득은 stage1에서 0dB와 6dB, 12dB, stage2에서 0dB와 6dB, stage3에서 0dB와 6dB로조정한다. 따라서 CSF의전압이득은 0dB부터 24dB까지 6dB 의단위로조정가능하다. CSF의대역폭은 stage1과 stage2, stage3의차단주파수를동시에조정함으로써변경할수있으며 10MHz와 20MHz, 40MHz로선택이가능하다. 또한, 각각의주파수에서차단주파수를미세조정할수있다. 성을악화시킨다. 따라서 CSF 의선형성은저항열의구 성요소인저항과 MOSFET 으로구성되는스위치의 turn on resistance의비율에의해결정된다. MOSFET 으로구성되는스위치의 turn on resistance는식 (2) 와 같다. (2) Ⅲ. 회로설명 3.1. 저항열및커패시터열 저항과커패시터의크기는 IRN과전압이득에러, layout 면적과관련되기때문에설계를함에있어서고 려하여야할부분이다. 본설계에서는 R2 의크기를 R 로 고정하고그림 2(a), 2(b) 와같이 R1 과 C1 의저항열과 커패시터열을구성하였다. VDD 16C BW_SELECT<1> INPUT 32C BW_SELECT<0> 16C BW_CTRL<6> (39/40)R (39/40)R (39/80)R 64C BW_CTRL<5> VDD (1/40)R CSF_GAIN_CTRL<0> (1/40)R CSF_GAIN_CTRL<1> (a) BW_CTRL<4> (1/80)R VIRTUAL GROUND 32C 16C INPUT (b) BW_CTRL<3> 8C BW_CTRL<2> VIRTUAL GROUND 그림 2. (a) R1 의저항열 (b) C1 의커패시터열 Fig. 2 (a) Resistor array of R1 (b) Capacitor array of C1 MOSFET 으로구성되는스위치와저항으로구성된 저항열은 MOSFET 의비선형성에의해 CSF 의 OIP3 특 4C BW_CTRL<1> 2C BW_CTRL<0> C 식 (2) 에따르면 MOSFET으로구성되는스위치의 turn on resistance를줄이기위해서는 W/L 또는 V GS-V TH 의값을증가시켜야된다. W/L를조정하는것이설계하는데있어간편하지만 MOSFET의 W/L 의크기는 junction capacitance의크기와비례하므로 parasitic capacitance가증가하여 CSF의특성이악화되고, 더불어 layout 면적이커지게된다. V GS-V TH 의값을조정하기위해서는 body 전압을증가또는감소시켜야한다. 따라서 MOSFET으로구성되는스위치의 turn on resistance를감소시키기위해서는문턱전압 (V TH) 을낮추면된다. 본논문에서는 CSF의전압이득과차단주파수를조정하기위해사용되는스위치를그림 2와같이 N-type MOSFET로만구성하여 MOSFET의 source를가상접지에연결하였다. 또한 CSF의선형성을개선하기위해 N-type MOSFET의 body를가상접지로연결함으로써 MOSFET의문턱전압을낮추었다. 이에따라 N-type MOSFET으로구성된스위치의 turn on resistance가감소하게된다. 여기서 N-type의 MOSFET는 deep NWELL layer를이용하여 body를분리하였다. N-type MOSFET의 body를분리하여접지가아닌다른전압을가할때주의할점은 N-type의 MOSFET으로구성되는스위치가 turn off 될때이다. N-type의 MOSFET의 drain의전압이 body 전압보다낮아지면 forward bias가생성될수있기때문에 PN 접합의문턱전압을고려하여설계하여야한다. CSF의 stage1의차단주파수는그림 1의 C1의값에따라조정할수있다. 그림 1의 C1은그림 2(b) 와같이구성된다. CSF의대역폭은커패시터열의 BW_SELECT <1:0> 신호에따라 10MHz와 20MHz, 40MHz로선택할수있다. 대역폭이 10MHz 일때는 BW_CTRL<6:2>, 2397
한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 17, No. 10 : 2395~2402, Oct. 2013 20MHz 일때는 BW_CTRL<5:1>, 40MHz 일때는 BW_CTRL<4:0> 을조정함으로써 5- 비트바이너리코 드로대역폭을미세조정할수있다. 3.2. Biquad 필터 그림 3 은 biquad 필터의블록도를나타낸다 [2]. C1 R4 R3 C2 (3) 파수를조정함에있어 Q-factor를유지하기위해서는 R3의값을고정하고 C1과 C2의값을똑같이하였을때 R2와 R4의곱을유지하면된다. R1과 R2, R4를모두같은값으로함으로써 0dB의전압이득을가질수있고, R2와 R4의곱을유지한채 R1과 R2의값은낮추고 R4 의값을증가시킴으로써 6dB의전압이득을가질수있다. 그림 3의 C1과 C2는그림 2(b) 와동일한커패시터열로구성된다. 그리고식 (5) 에따르면 R2와 R4의곱은전압이득이바뀌어도일정한값을가지도록설계하였기에 C1과 C2의값에따라차단주파수를조정할수있다. biquad 필터의 R1과 R2, R4는저항열의구조를가지며그림 2(a) 와같이 MOSFET으로구성되는스위치와저항으로구성된다. INP INM R1 R1 R2 R2 OUTM OUTP 3.3. 연산증폭기 그림 4 는연산증폭기의회로도를나타낸다. C1 그림 3. Biquad 필터의블록도 Fig. 3 Block diagram of biquad filter CSF 에사용된 biquad 필터는 2 개의연산증폭기와저 항, 커패시터로구성되며전달함수는식 (3) 과같다. 식 (3) 에따르면 biquad 필터의 DC 전압이득및차단주파 수, Q-factor 는식 (4), (5), (6) 과같다. (4) C2 R3 R4 (5) (6) CSF 의전압이득이나차단주파수를변경함에있어 Q-factor의값이변하게되면 CSF의특성인 in-band ripple과 attenuation, 차단주파수의원치않는변화를 초래한다. 따라서 biquad 필터의전압이득이나차단주 CMFB LOOP FVCM VCM MP3 MP4 MP7 MP8 BIAS_P MP0 MP5 R0 R1 MP6 MP1 MP2 C2 OUTM1 C3 OUTP1 OUTP2 OUTM2 INP MN1 MN2 INM C0 C1 BIAS_N MN0 R2 R3 MN5 MN3 MN4 MN6 MN7 MN8 1 st STAGE 2 nd STAGE 그림 4. 연산증폭기의회로도 Fig. 4 Circuit diagram of OP-AMP C6 R10 R6 R4 R7 R5 C4 C5 R8 R9 OUTP OUTM 연산증폭기의입력전압범위를 rail-to-rail 로갖기 위해 NMOS 의입력단 (MN1, MN2) 과 PMOS 의입력단 (MP1, MP2) 두종류를같이사용하였다. 각각의구조 는 active load (MP3, MP4, MN3, MN4) 로구성되며 R0~R3 통해바이어스전압이인가된다. MP3와 MP4 의바이어스전압은 OUTP1과 OUTM1의 virtual ground로써두노드의중앙값을가지며 MN3와 MN4 의바이어스전압은 OUTP2와 OUM2의중앙값을가진다. 1 st SATGE 각각의출력 common mode 전압은 CMFB LOOP 에의해결정된다. 또한, 출력전압범위를 rail-to-rail 로갖기위해 class AB 구조의 output stage 2398
40MHz 의대역폭과개선된선형성을가지는 Active-RC Channel Selection Filter (2 nd stage) 를포함한다. 연산증폭기의입력전압범위와출력전압범위는각각식 (7), (8) 과같다. input voltage range (min, max) = VSS, VDD (7) output voltage range (min, max) = VSS+VDSAT, VDD-VDSAT (8) 2-satge 로구성된 OP-AMP 의 phase margin 을확보하 기위해 2 nd stage의입력단에 R4~R7, C0~C3를통해 R, C보상을하였다. 연산증폭기의 common mode 전압을 일정하게유지하기위해 CMFB 기법을사용하였다. CMFB LOOP는저항 (R8~R10) 과커패시터 (C4~C6), single ended 출력을갖는연산증폭기로구성된다. 연산 증폭기의출력 (OUTP, OUTM) 의중앙값을갖기위해 R8과 R9, C4, C5를이용하였고, 중앙값을 single ended 출력을갖는연산증폭기의입력으로인가하였다. 따라 서 OUTP 와 OUTM 의 common mode 전압은외부로부 터인가되는 VCM과같은값을가질수있다. CMFB LOOP는 2-stage 연산증폭기와 single ended 출력을갖는연산증폭기를포함하기때문에 loop gain 이크게나타나고 phase margin을확보하기에어려움을 갖는다. 따라서 CMFB LOOP 의전압이득을낮추기위 해 1 st stage의 active load로피드백하지않고 active load 보다 MOSFET의크기를작게설계한 MN5, MN6, MP5, MP6의입력으로피드백한다. 피드백에의해 1 st STAGE 각각의출력 common mode 전압이변하게된다. 1 st STAGE의출력 (OUTP1, OUTM1, OUP2, OUTM2) 은 2 nd STAGE의입력으로인가되어최종출력 (OUTP, OUTM) 의 common mode 전압을외부로부터 인가된 VCM과같은값을가지게한다. 그리고 phase margin 확보를위해 C4, C5, C6, R10를사용하였다. 3.4. DC 피드백 그림 1 의 DCFB LOOP 는 DC 파워를필터링하기위 해사용한다 [3]. DC 파워를필터링하기위해서수 khz ~ 수 MHz에영점을만든다. 영점은그림 1의 C2와 R4 에의해결정이되는데, 수 khz의영점을만들기위해 서는저항과커패시터모두큰값을가져야한다. 본연 구에서는 C2 를 20pF 으로결정하고 R4 를저항열로구 현하여영점을미세조정할수있도록하였다. 그림 5(a), (b) 는각각그림 1의 R3와 R4의저항열을 보여준다. DCFB LOOP에의해생성된영점은그림 1 의 R4와 C2 외에도 CSF의전압이득이바뀌게되면영 점이변하게된다. 따라서 CSF 의전압이득이바뀜에 따라그림 1 의 R3 의값을같이조정해줌으로써영점에 영향을미치게못하게한다. INPUT INPUT DCBW_CTRL<0> 1.5kΩ (39/10)R (39/10)R (39/10)R (39/10)R VDD (1/10)R CSF_GAIN_CTRL<2> CSF_GAIN_CTRL<3> CSF_GAIN_CTRL<2> DCBW_CTRL<1> 500Ω (1/20)R (a) DCBW_CTRL<2> 900Ω (1/10)R (1/10)R CSF_GAIN_CTRL<3> VIRTUAL GROUND (b) (1/20)R DCBW_CTRL<14> 1MΩ VIRTUAL GROUND 그림 5. (a) R3 의저항열 (b) R4 의저항열 Fig. 5 (a) Resistor array of R3 (b) Resistor array of R4 Ⅳ. CSF 의구현및시뮬레이션결과 DCBW_CTRL<15> 1MΩ 제안된 CSF 는 1.2V 40nm 1-poly 8-metal CMOS 공 정에서제작되었다. 그림 6 은 CSF 의 layout 이며면적은 450 210 μm 2 이다. 구현된 CSF 의아날로그입력과 출력의범위는 1.0 V p-p 이다. CSF의대역폭은 10MHz, 20MHz, 40MHz로선택이가능하며각각의대역폭에서 미세조정이가능하다. 또한 0dB 부터 24dB 까지의전압 이득조정이가능하며 6dB 단위로미세조정이가능 하다. 그림 7은제안된연산증폭기의보데선도를나타낸 다. 연산증폭기의시뮬레이션은 1.2V, TT corner, 25 의환경에서진행하였으며, 전압이득은 40.7dB, phase margin은 50.1, unity gain bandwidth는 560.729MHz 2399
한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 17, No. 10 : 2395~2402, Oct. 2013 이다. 그림 8은제안된 CSF의시뮬레이션환경을 1.2V, TT corner, 25 로하고 40MHz의대역폭에서전압이득을 0dB, 6dB, 12dB, 18dB, 24dB로하였을때 CSF의보데선도를나타낸다. (a) 그림 6. CSF 의 layout Fig. 6 Layout of CSF (b) (c) 그림 7. 연산증폭기의보데선도 Fig. 7 Bode plot of OP-AMP 그림 9. 대역폭조정코드에따른 CSF 의대역폭 (a) 40MHz 의경우 (b) 20MHz 의경우 (c) 10MHz 의경우 Fig. 9 Bandwidth of CSF according to bandwidth control code (a) case of 40MHz (b) case of 20MHz (c) case of 10MHz 그림 8. CSF 의보데선도 (@40MHz, 0dB ~ 24dB) Fig. 8 Bode plot of CSF (@40MHz, 0dB ~ 24dB) 그림 10. CSF 의스텝응답 (@40MHz, 0dB) Fig. 10 Step response of CSF (@40MHz, 0dB) 2400
40MHz 의대역폭과개선된선형성을가지는 Active-RC Channel Selection Filter 그림 9(a) 는 1.2V, TT corner, 25 에서 CSF의대역폭이 40MHz일때 5-비트의미세조정에따른 CSF의대역폭변화를나타낸다. 그리고그림 9(b) 와 9(c) 는각각 20MHz, 10MHz일때 CSF의대역폭변화를나타낸다. 그림 10은 1.2V, TT corner, 25 의환경에서 CSF 의스텝응답을나타낸다. 590mV에서 610mV의크기를갖는스텝입력을인가하였을때 CSF의 DCFB에의해 DC offset을없애주는것을확인할수있고, 이때의정착시간 (settling time) 이 160us인것을확인할수있다. 표 1은 CSF의대역폭이 40MHz에 0dB의전압이득을가질때 CSF의특성을나타낸다. 그리고표 2는 CSF 의대역폭이 40MHz에 24dB의전압이득을가질때 CSF의특성을나타낸다. Ⅴ. 결론제안된 Channel Selection Filter (CSF) 는 1.2V 40nm 1-poly 8-metal CMOS 공정에서제작되었으며 CSF의 layout 면적은 450 210 μm 2 이다. 구현된 CSF의아날로그입력과출력의범위는 1 V p-p 이며대역폭은 10MHz, 20MHz, 40MHz로선택할수있다. CSF의대역폭이 40MHz에 0dB의전압이득을가질때, OIP3는 31.33dBm이고 40MHz에서 120MHz까지의 attenuation 은 41.18dB, in-band ripple은 1.046dB, Input Referred Noise (IRN) 는 39.81nV/sqrt(Hz) 이다. 감사의글 표 1. CSF 특성 (@40MHz, 0dB) Table. 1 Performance of CSF (@40MHz, 0dB) Supply 1.2V Corner TT FF SS Temp. 25-40 120 Current [ma] 5.566 5.616 5.393 Gain [db] 1.003 1.306 0.6984 Bandwidth [MHz] 41.52 39.12 42.83 OIP3 [dbm] 31.33 33.58 29.02 Atten. [db] 41.18 40.54 43.19 In-band Ripple [db] 1.046 0.6044 1.914 IRN [nv/sqrt(hz)] 39.81 32.26 50.02 표 2. CSF 특성 (@40MHz, 24dB) Table. 2 Performance of CSF (@40MHz, 24dB) Supply 1.2V Corner TT FF SS Temp. 25-40 120 Current [ma] 5.589 5.637 5.414 Gain [db] 23.97 24.19 23.65 Bandwidth [MHz] 42.09 39.93 42.85 OIP3 [dbm] 38.76 40.92 36.92 Atten. [db] 42.43 41.33 44.9 In-band Ripple [db] 1.283 0.7005 2.257 IRN [nv/sqrt(hz)] 8.5 6.951 10.6 본연구는교육부기금으로조성된한국연구재단의기초과학연구사업 (2013R1A1A4A01012914) 과반도체설계교육센터 (IDEC) 의지원을받은논문임. REFERENCES [1] L. Van der Perre, B. Bougard, J. Craninckx, W. Dehaene, L. Hollevoet, et al, Architectures and circuits for software-defined radios: scaling and scalability for low cost and low energy, in IEEE Digest of Technical Papers International Solid-State Circuits Conference, pp. 568-569, Feb. 2007. [2] L. Ye, Y. Wang, L. Chen, H. Liao, R. Huang, Widely reconfigurable 8th-order chebyshev analog baseband IC with proposed push-pull op-amp for Software-Defined Radio in 65nm CMOS, in IEEE International Symposium on Circuits and Systems (ISCAS), pp.672-675, May 2012. [3] J. Jussila, A. Parssinen, K. Halonen, A Channel Selection Filter for a WCDMA Direct Conversion Receiver, in Proceedings of the 26rd European Solid-State Circuits Conference, pp.264-267, Sept. 2000. [4] T.-Y. Lo, C.-C. Hung, M. Ismail, A Wide Tuning Range Gm-C Filter for Multi-Mode CMOS Direct-Conversion Wireless Receivers, in IEEE Journal of Solid-Stage Circuits, pp.2515-2524, Sept. 2009. 2401
한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 17, No. 10 : 2395~2402, Oct. 2013 이한열 (Han-Yeol Lee) 2012.2 금오공과대학교전자공학부공학사 2012.3 현재금오공과대학교대학원석사과정 관심분야 : 고속 analog-to-digital converter, analog filter 황유정 (Yu-Jeong Hwang) 2013.2 금오공과대학교전자공학부공학사 2013.3 현재금오공과대학교대학원석사과정 관심분야 : High-speed I/O interface, analog filter 장영찬 (Young-Chan Jang) 1995.2 경북대학교전자전기공학부공학사 2001.2 포항공과대학교전자전기공학과공학석사 2005.2 포항공과대학교전자전기공학과공학박사 2005.3 2009.8 삼성전자반도체총괄책임연구원 2009.8 현재금오공과대학교전자공학부교수 관심분야 : High-speed I/O interface, Data converter 및 Mixed mode analog IC design 2402