(51) Int. Cl. 6 H01L 27/108 (21) 출원번호 특1997-0004029 (22) 출원일자 1997년02월12일 (19) 대한민국특허청(KR) (12) 공개특허공보(A) (11) 공개번호 특1997-0072430 (43) 공개일자 1997년11월07일 (30) 우선권주장 8/636,457 1996년04월23일 미국(US) (71) 출원인 인터내셔널 비지네스 머신즈 코포레이션 포만 제프리 엘 미합중국 뉴욕주 10504 아몬크 (72) 발명자 안드리카코스 파나요티스 콘스탄티노우 미합중국 뉴욕주 10520 크로톤-온-허드슨 엘 세닉 드라이브 29 코텍키 데이비드 에드워드 미합중국 뉴욕주 12533 호프웰 정션 실반 레이크 로드 37 생거 캐서린 린 미합중국 뉴욕주 10562 오시닝 언더힐 로드 115 (74) 대리인 김창세, 장성구 심사청구 : 있음 (54) 전자 디바이스 및 복합물 스택 전극 구조 제조방법 요약 본 발명은 상부(플레이트) 전극과 하부(스택) 전극 사이에 강유전성 재료 또는 캐패시터 유전성 재료를 구비하는 저장 소자를 갖는 반도체 메모리 디바이스에 관한 것이다. 특히, 본 발명은 둘 이상의 재료로 구성되기 때문에 화합물 전극으로서 설명되는 스택 전극의 구조 및 제조에 관한 것으로서, 이들 재료는 개별적으로 패터닝되거나(적어도 하나의 재료가 침착되고 패터닝된 다음에 다른 재료들이 침착됨), 또는 이들 재료는 그들의 각각이 강유전성 또는 캐패시터 유전성 재료가 초기에 참착되는 영역에 상당히 영향 을 미치도록 배열된다. 이들 화합물 스택 전극은 처리가 용이하고 귀금속 재료가 더욱 경제적으로 사용 될 수 있게 하며 동일 치수의 순수 단일-재료 전극들에 대한 기계적 안정성(예로서, 힐로킹에 대한 내 성)이 잠재적으로 증가될 수 있게 한다. 대표도 도1a 명세서 [발명의 명칭] 전자 디바이스 및 복합물 스택 전극 구조 제조방법 [도면의 간단한 설명] 제1a도는 본 발명의 다층 스택 전극 구조에 대한 일 실시예의 단면도, 제1b도는 부가적인 유전성 층 캡 을 갖는 본 발명의 다층 스택 전극 구조에 대한 단면도. 본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음 (57) 청구의 범위 청구항 1 전자 디바이스(electrical device)에 있어서, 1 기판, 2 상기 기판 내에 형성된 제1도전성(conductive)재료의 제1도전성 영역, 3 상기 기판 상에 형성된 제1유전성 재료 층(dielectric layer)-상기 제1유전성 재료층은 상기 제1도전성 영역의 일부분 위에 제1개구(opening)를 가지며, 상기 제1개구는 실질적으로 제2도전성 재료로 채워져(filled) 도전성 플러그(plug)를 형성함-, 4 상기 도전 성 플러그의 상부 바로 위에서 상기 도선성 플러그의 상부와 전기적 접촉을 형성하는 전체적 또는 부분 적 도전성의 화합물 스택 전극(compound stack electrode), 5 상기 화합물 스택 전극의 노출된 표면 상 에 실질적으로 균일한 두께로 형성된 제2유전성 재료층, 6 상기 제2유전성 재료 층의 바로 위에 있으며 상기 스택 전극으로부터 절연된 제3도전성 재료의 플레이트(plate) 전극을 포함하는 전자 디바이스. 5-1
청구항 2 제1항에 있어서, 상기 화합물 스택 전극은 실질적으로 수평의 부가적인 유전성 재료 층으로 덮힌(capped) 하나 이상의 실질적으로 수평의 도전성 층들로 구성되며, 상기 부가적인 유전성 재료 층은 상기 제2유전성 재료층의 침착 전에 침착되고 패터닝되며, 상기 부가적인 유전성 재료 층은 제2유전성 재료 층의 것과 동일하거나 그 보다 큰 두께를 갖는 전자 디바이스. 청구항 3 제1항에 있어서, 상기 화합물 스택 전극은 적어도 두 개의 재료 층으로 구성되며, 이들 층 중의 적어도 하나는 다른 층(들)의 침착 전에 침착되고 패터닝되는 전자 디바이스. 청구항 4 제1항에 있어서, 상기 화합물 스택 전극은 세개 이상의 실질적으로 수평인 층들에 합체된(incorporated) 둘 이상의 재료로 구성되는 전자 디바이스. 청구항 5 제1항에 있어서, 상기 화합물 스택 전극은 도전성 재료로 코팅된(coated) 측벽(sidewall)을 갖는 패터닝 된 단일층 또는 다층 스택으로 구성되는 전자 디바이스. 청구항 6 제1항에 있어서, 상기 화합물 스택 전극은 도전성 베이스(base)와 실질적으로 자립형의(free-standing) 도전성 측벽으로 구성되며, 상기 베이스 및 측벽은 컵(cup) 형상으로 배열되는 전자 디바이스. 청구항 7 제1항에 있어서, 상기 화합물 스택 전극의 하나 이상의 도전성 재료는 (Au, Pt, Pd, Ir, Rh 와 같은) 귀 금속으로 이루어지는 그룹으로부터 선택되는 전자 디바이스. 청구항 8 제1항에 있어서, 상기 화합물 스택 전극의 하나 이상의 도전성 재료는 귀금속과 귀금속의 합금 및 귀금 속과 비귀금속의 합금(alloys of noble metals with noble and non-noble metals)으로 구성되는 그룹으 로부터 선택되는 전자 디바이스. 청구항 9 제1항에 있어서, 상기 화합물 스택 전극의 하나 이상의 도전성 재료는 산화물이 도전성을 갖고 Ru, Mo를 포함하는 금속들(metals whose oxides are conducting, including Ru and Mo)로 이루어지는 그룹으로부 터 선택되는 전자 디바이스. 청구항 10 제1항에 있어서, 상기 화합물 스택 전극의 하나 이상의 도전성 재료는 RuO 2, IrO 2 및 Re 2 O 3 를 포함하는 도 전성 산화물들로 이루어지는 그룹으로부터 선택되는 전자 디바이스. 청구항 11 제1항에 있어서, 상기 화합물 스택 전극의 하나 이상의 도전성 재료는 산화물이 절연성을 가질 수도 있 고 Ti, Al, TiN, W, WN, TaSiN 및 불순물이 첨가된 폴리실리콘을 포함하는 도전성 재료들(conducyive materials whose oxides may be insulating, including Ti, Al, TiN, W, WN, TaSiN and doped polysilicon)로 이루어지는 그룹으로부터 선택되는 전자 디바이스. 청구항 12 제1항에 있어서, 상기 제1유전성 재료는 유전성 산화물 및 질화물로 이루어지는 그룹으로부터 선택되는 전자 디바이스. 청구항 13 제12항에 있어서, 상기 제1유전성 재료 층은 SiO 2, PSG(phosophosilicate glass),bpsg(borophospho silicate glass), 유동성 산화물(flowable oxide), 스핀-온-글라스(spin-on-glass), SiN x, Al 2 O 3 의 각각 또는 이들의 조합(combination)들 중의 하나 이상의 층을 포함하는 전자 디바이스. 청구항 14 제1항에 있어서, 상기 제2유전성 재료 층은 상기 스택 전극의 노출된 측벽 상에만 형성되는 전자 디바이 스. 청구항 15 제1항에 있어서, 상기 제2유전성 재료는 강유전성(ferroelectric), 상유전성(paraelectric), 페로브스카 이트(perovskite), 파이로클로로(pyrochlores), 릴렉서(relaxors), 층형 페로브스카이트(layered perovskites) 재료 또는 유전상수가 20이상인 다른 재료, 즉, Ta 2 O 5, (Ba, Sr)TiO 3 (BST 또는 5-2
BSTO),BaTiO 3, SrTiO 3, PbZr 1-x Ti x O 3 (PZT), PbZrO 3, Pb 1-x La x TiO 3 (PLT), Pb 1-x La x (ZrTi 1-y ) 1-x / 4 O 3 (PLZT) 및 SrBi 2 Ta 2 O 9 (SBT)와 같은 재료로 이루어진 룹으로부터 선택되는 전자 디바이스. 청구항 16 제7항에 있어서, 상기 도전성 플러그의 제2도전성 재료는 불순물이 첨가된 폴리실리콘(doped polysilicon), 텅스텐 또는 상기 화합물 스택 전극에 사용된 하나 이상의 도전성 재료 중의 어떤 것으로 실질적으로 이루어지는 전자 디바이스. 청구항 17 제1항에 있어서, 상기 도전성 플러그는 상기 제2도전성 재료의 하부 층 및 확산 장벽 재료의 상부 층과 같은 둘 이상의 재료 층으로 구성되는 전자 디바이스. 청구항 18 제17항에 있어서, 상기 장벽 재료는 산소 확산(oxygen diffusion)에 대한 장벽 및 플러그 재료 확산에 대한 장벽인 전자 디바이스. 청구항 19 제17항에 있어서, 상기 확산 장벽 재료는 내식각성 재료(etch-resistant)인 전자 디바이스. 청구항 20 제1항에 있어서, 상기 도전성 플러그는 전체적으로 하나 이상의 장벽 재료로 채워진 전자 디바이스. 청구항 21 제1항의 구조를 가지며, 상기 제2유전성 재료 층의 평단면 윤곽(plan cross-sectional view outline)이 속한 찬 원형(filled circcle), 타원형, 정사각형, 직사각형, 십자형의 형태를 갖는 캐패시터. 청구항 22 제1항의 구조를 갖는 DRAM용의 용량성(capacitive) 메모리 소자. 청구항 23 제1항의 구조를 갖는 NVRAM 또는 FRAM용의 강유전성 메모리 소자. 청구항 24 다수의 용량성 메모리 소자 또는 강유전성 메모리 소자를 포함하며, 상기 소자들의 각각은 제1항의 구조 를 갖는 반도체 디바이스(semiconductor divice). 청구항 25 화합물 스택 전극 구조를 제조하는 방법에 있어서, 1 층형 스택(layered stack)을 제1유전성 재료 층을 포함하는 기판 상에 블랭킷 침착하는 (blanket depositing)단계 - 상기 제1유전성 재료 층은 그를 관통 하게 형성된 도전성 플러그를 갖고, 상기 층형 스택은 다수의 수평 층들을 포함하고, 상기 층형 스택의 하부 층은 도전성이고, 상기 층형 스택의 잔여 층들은 도전성 또는 비-도전성임-, 2 상기 층형 스택을 이방적으로 식각하여(anisotropically etching) 실질적으로 수직 벽 형태로 패터닝된 화합물 스택 전극 하부구조(substantially vertical-walled paterned infrastructure of the compound stack electrode)를 형성하는 단계-상기 하부구조는 실질적으로 상기 도전성 플러그의 바로 위에 위치하여 상기 도전성 플러 그와 전기적 접촉을 이루고 있음-, 3 노출된 기판과 패터닝된 스택 전극 하부구조 위에 얇은 부합적인(conformal) 도전성 재료 층을 블랭킷 침착하는 단계, 4 상기 부합적인 도전성 재료 층을 이방 적으로 식각하여 상기 하부구조를 에워싸는 도전성 측벽 스페이서(conductive sidewall spacer)를 형성 하는 단계를 포함하는 화합물 스택 전극 구조 제조 방법. 청구항 26 화합물 스택 전극 구조를 제조하는 방법에 있어서, 1 층형 스택을 제1유전성 재료 층을 포함하는 기판 상에 블랭킷 침착하는 단계 - 상기 제2유전성 재료 층은 그를 관통하게 형성된 도전성 플러그를 갖고, 상기 층형 스택은 다수의 수평 층들을 포함하고, 상기 층형 스택의 하부 층은 도전성이고, 상기 층형 스 택의 잔여 층들은 도전성 또는 비-도전성임-, 2 상기 층형 스택의 하부 층을 제외한 모두를 이방적으로 식각하여 실질적으로 수직 벽 형태로 패터닝된 화합물 스택 전극 하부구조를 형성하는 단계 - 상기 하부 구조는 실질적으로 상기 도전성 플러그의 바로 위에 위치하여 상기 도전성 플러그와 전기적 접촉을 이루 고 있음-, 3 상기 스택전극의 노출된 하부층을 제거하기 위하여 블랭킷 스퍼터링 식각을 행함과 동시에 스퍼터링된 재료의 재침착에 의해(from redeposits of the sputtered material) 도전성 측벽 스페이서를 상기 패터닝된 스택 전극 하부구조의 측면상에 형성하는 단계를 포함하는 화합물 스택 전극 구조 제조 방법. 청구항 27 자기-정렬 화합물 스택 전극 구조(self-aligned compound stack electrode structure)를 제조하는 방법 에 있어서, 1 유전성 층 내에 형성된 비아 홀(via hole)을 플러그 재료와 스택 전극 하부구조의 층들로 채우는 단계 - 상기 층들의 각각은 상기 비아 홀의 나머지 공간(the remaining via volume)이 채워지도 5-3
록 바람직하게 부합적으로 침착되고, 충진물이 상기 비아 홀의 상단과 동일한 높이를 갖도록(to make the fill level with the top the via hole) 화학 기계적 폴리싱에 의해 폴리싱 백(polished back)되 며, 다음 층에 대한 공간이 상기 비아 홀 내에 남겨 지도록 (to leave room in the via hole for the next layer) 조절가능하게 에칭 백(etched back) 됨-, 2 상기 유전성 층을 리세싱(recessing)하여 상기 스택 전극 하부구조를 노출시키는 단계, 3 상기 리세싱된 유전성 층과 패터닝된 스택 전극 하부구조 위 에 얇은 부합적인 도전성 재료 층을 블랭킷 침착하는 단계, 4 상기 부합적인 도전tjd 재료 층을 이방적 으로 식각하여 도전성 측벽 스페이서를 형성하는 단계, 5 노출된 충진 재료를 선택적으로(optionally) 제거하는 단계를 포함하는 자기-정렬 화합물 스택 전극 구조 제조 방법. 청구항 28 제25항에 있어서, a 상기 전극 구조 상에 제2유전성 재료 층을 블랭킷 침착하는 단계 및 b 상기 제2유 전성 재료 층 상에 도전성 재료 층을 블랭킷 침착하여 상부 전극을 형성하는 단계를 더 포함하는 화합물 스택전극 구조 제조 방법. 청구항 29 제26항에 있어서, a 상기 전극 구조 상에 제2유전성 재료 층을 블랭킷 침착하는 단계 및 b 상기 제2유 전성 재료 층 상에 도전성 재료 층을 블랭킷 침착하여 상부전극을 형성하는 단계를 더 포함하는 화합물 스택 전극 구조 제조 방법. 청구항 30 제27항에 있어서, a 상기 전극 구조상에 제2유전성 재료 층을 블랭킷 침착하는 단계 및 b 상기 제2유 전성 재료 층 상에 도전성 재료 층을 블랭킷 참석하여 상부 전극을 형성하는 단계를 더 포함하는 화합 물 스택 전극 구조 제조 방법. 청구항 31 제25항에 있어서, a 상기 도전성 측벽 스페이서 상에 제2유전성 재료 층을 침착하는 단계 및 b 상기 청구항 32 제26항에 있어서, a 상기 도전성 측벽 스페이서 상에 제2유전성 재료 층을 침착하는 단계 및 b 상기 청구항 33 제27항에 있어서, a 상기 도전성 측벽 스페이서 상에 제2유전성 재료 층을 침착하는 단계 및 b 상기 참고사항 : 최초출원 내용에 의하여 공개하는 것임. 도면 도면1a 5-4
도면1b 5-5