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학준 순
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특집 : 3D 마이크로시스템패키징및장비 Cu Filling into TSV and non-pr Sn bumping for 3 Dimension Chip Packaging Sung-Chul Hong, Wang-Gu Lee, Jun-Kyu Park, Won-Joong Kim and Jae-Pil Jung 1.

1 특집 : 3D 마이크로시스템패키징및장비 Cu Filling into TSV and non-pr Sn bumping for 3 Dimension Chip Packaging Sung-Chul Hong, Wang-Gu Lee, Jun-Kyu Park, Won-Joong Kim and Jae-Pil Jung 1. 서론 Limit Sensor Through 17개이상 via Chip thinning 전자기기의소형화 고기능화에맞추어반도체소자의집적도가크게증가함에따라기존의평면적칩배열에서 차원으로칩을적층하고자하는연구가활발히진행되고있다 성능향상을위해평면적칩배열은한정된면적에작은칩을여러장배열시키고 칩의개수가증가함에따라칩을서로연결해주는배선길이가증가하게된다 이로인해길어진배선에서신호지연이발생하여칩성능향상에대한효과가떨어지는문제가발생하게된다 이러한한계점을극복하기위한대안으로서제기된것이 기술을이용한 차원칩적층이다 기술은실리콘웨이퍼를관통하는미세비아 홀을형성한후비아홀내부에전도성물질을충전시켜칩내부에직접전기적연결통로를확보하는기술이다 칩을적층하여패키징하는 차원패키징은 개의칩을실장할면적에여러개의칩을실장할수있어집적도를향상시킬수있으며 전력소모도감소시킬수있는장점이있다 를이용한칩적층을위해서는실리콘웨이퍼에비아홀을제조하는기술 형성된비아홀에기능박막층을형성하고전도성금속을충전하는기술 실리콘웨이퍼의배면을제거하여충전된비아홀의개구부를노출시키는 과정 형성된홀표면에범프를형성하고형성된범프를이용하여칩을적층하는기술등복잡한과정을거쳐완성된다 그림 참조 본고에서는 차원패키징과정에서중요한인자로작용하는비아홀형성 기능박막층형성 비아홀에전도성금속충전과정및비아홀에전해도금을이용한 범프형성과정에관하여기술하고자한다 High speed via formation Uniformity of internal dielectric Void free metal plug Chip stacking High precision alignment Low Temp. & low stress interconnection Handling of ultra-thin chip Design Thermal Structural Electrical Damage free thinning process Wafer break proofing Inspection Non-destructive inspection Small-pitch probing 2. 비하홀형성및적층공정 2.1 비아홀형성 실리콘웨이퍼상에비아홀을형성하기위한방법으로는크게 법 과레이저를이용한방법 가지방법이제시되고있 다 이중레이저를이용한방법은별도의마스크가필 요하지않고 부식성가스등의유해물질사용이없다 는장점이있지만개구부주변에찌꺼기 발생 및종횡비 가큰비아홀형성이어렵 다는단점이있다 반면 법의경우비아홀이형 성될영역만을노출시켜줄마스크및 공정이필요 하며 이후에도부식성 인 보호층 인 가사용되기때문에공정이복잡해지는단점을가진다 그러나 법은다수의비아홀을동시에형성할수 있고 다양한종횡비의비아홀형성이가능하기때문에많이사용되고있다 법은그림 에서보는바와같이 플라즈 마를이용한식각과 플라즈마를이용한보호층 증착을반복하여직진성있는비아홀을얻는다 플라즈마에의한등방성에칭과 플라즈마에의한 보호층증착을반복하는과정에서식각된영역과그다

충전도금의전해도금을용이하게하기위한전처리로서의역할을수행하는시드층 으로구분된다 절연층을형성하기위해로

의내열한계로여겨지는알루미늄과실리콘의공정온도 을초과하게된다 이에반해 공정은공정온도가 정도이기때문에

2 음싸이클에서식각된영역의경계면에작은부채꼴 무늬가관찰되기도한다 그림 참조 이러한부채꼴무늬는이후의기능박막증착및전도 성금속충전에영향을미치기도한다 그림 은 웨 이퍼상에 법으로형성된비아홀의단면을나타 내었다 2.2 기능박막층형성 기능박막이란비아홀과비아홀이형성되지않은실 리콘웨이퍼사이에다음과같은목적을위해형성된다 비아홀과실리콘웨이퍼의전기적절연역할을수행하는절연층 비아홀내부충전금속과실리콘웨이퍼사이의접착력을확보해주는접합층 충전도금의전해도금을용이하게하기위한전처리로서의역할을수행하는시드층 으로구분된다 절연층을형성하기위해로 를이용한습식또는건식산화법과 를사용하는방법이있다 로를이용한산화법은공정온도 정도에서이루어지기때문에 의내열한계로여겨지는알루미늄과실리콘의공정온도 을초과하게된다 이에반해 공정은공정온도가 정도이기때문에 의내열한계이하의온도로 층을증착가능하다 접합층과시드층은스퍼터링법을이용하여증착한다 시드층은일반적으로양호한전도성과저가격을고려하여 가많이사용되는데 층은절연층과접착력이다소약한단점이있다 절연층인 와 시드층의결합력이약할경우안정된 충전을기대하기어려운경우도있다 반면 층은비아충전을위한황산기반전기도금액속에서 에비해안정하고 도금전시편표면의산화방지를위한예비세척

충전공정이 차원적층원가비중의약 를차지하기도한다 따라서 의충전시간을단축하고자하는연구가진행되고있다 전기도금을이용하여 를비아홀에충전할경우 비아홀개구부의모서리부분에전류가집중되어비아홀의개구부가먼저막혀버리는현상이발생한다 전류집중에따른시임 기포등결함발생문제를피하기위해펄스전류를이용한충전도금이일반적으로사용되고있다

3 이불필요한장점이있다 층은낮은접촉저항으로 도금충전과정이안정될것으로기대되고 솔더범프의전기도금에도양호한결과를보이기도한다 2.3 전도성금속및고속충전전도물질충전은기능박막이형성된비아홀에전도성물질을채워넣는과정이다 주로이용되는방법은전해도금이나 이하의작은비아홀이나트렌치 충전의경우무전해도금이사용된사례도있다 전기도금법은공정비용이비교적저렴하고실리콘웨이퍼 패드등적용분야가넓고 양산이용이하여 충전에가장많이사용되고있다 그러나전기도금에의한 충전시간이대부분 시간내외까지길고 충전시결함발생이많아서 내 충전공정이 차원적층원가비중의약 를차지하기도한다 따라서 의충전시간을단축하고자하는연구가진행되고있다 전기도금을이용하여 를비아홀에충전할경우 비아홀개구부의모서리부분에전류가집중되어비아홀의개구부가먼저막혀버리는현상이발생한다 전류집중에따른시임 기포등결함발생문제를피하기위해펄스전류를이용한충전도금이일반적으로사용되고있다 펄스전류는산화전류와환원전류를번갈아인가하며환원전류만흐를때의전류집중효과를완화하여준다 최근에는전류집중에따른결함발생방지뿐만아니라전도물질의빠른충전을위하여도금액에도금속도억제제및가속제를첨가하는연구 환원전류와산화전류를가한후짧은시간동안전류를인가하지않는기간 을두는 파형을이용한고속전해도금 비아홀의개구부를넓게하여전류집중현상을완화시켜주는경사벽비아홀 을이용한충전 합금을이용한충전등이연구되고있다 파형을이용한고속전해도금법에서는도금시간을상용의 시간정도에서약 시간정도로단축하고있으나 실용화를위해서는현재의칩수준의크기에서웨이퍼수준으로크기를증가시켜야하는과제가아직남아있다 가격화와공정단순화를달성하기위해 Power Supply Anode (Pt) Sn 2+ ion Power Supply SCE reference electrode Cathode (Si chip) Stirring bar Insulation 150nm Au layer Cu plugged via Si die Au layer Ti layer SiO2 기존의 를사용하여범프를제조하는공정대신 을사용하지않고실리콘웨이퍼위에직접 범 프를형성하는 범핑공정을저자등은개발하 였다 을사용하지않고전기도금법에의한솔더범프 형성은비아홀에전도성금속을충전한후 과정 을통해실리콘웨이퍼의배면을제거하여충전된비아 홀의개구부를노출시켜 범프형성용전극으로사 용하며 박판을양극전극으로사용한다 전극간의 거리를일정하게유지한후도금액은자석교반막대를 사용하여교반하며 실온에서도금을실시한다 도금시 정확한전압의측정을위해레퍼런스전극으로포화칼 로멜전극 을사용한다 그림 은도금장치를나타낸것이다 리소그라피공정에의하여 범프를제조할경우 코팅 필름마스킹 노광 제거등여러 단계의공정이필요하다 이러한공정들은시간뿐만아 니라공정에따른비용도큰문제가되고있다 그러나 범프형성방법은리소그라피와관련된 개공정을생략하여전기도금법으로범프를형성 할수있으며 이를이용한단순화된범핑공정은 2.4 non-pr 솔더범프형성 실리콘칩의 차원적층을위해서는솔더범프의형성이필수적이다 칩간연결법으로 범프를사용하기위해실리콘웨이퍼의비아홀상에충전된 에전해도금으로 범프를형성한다 차원패키징의저 Current flow

시에해결할수있는매력적인기술이다 미래의패키징기술은더작은면적에더많은미세칩을패키징하고 제조가격도저렴해야하며

발전시켜야할부분이많이남아있다 그러나리소그라피공정을거치지않고전해도금법을이용하여전도성금속물질인 를비아홀에충전하고 충전된 위에

4 시에해결할수있는매력적인기술이다 미래의패키징기술은더작은면적에더많은미세칩을패키징하고 제조가격도저렴해야하며 열적기계적으로안정해야한다 본고에서설명한비아홀형성기술 기능층증착기술 전도성물질충전기술및솔더범프형성기술은아직연구 발전시켜야할부분이많이남아있다 그러나리소그라피공정을거치지않고전해도금법을이용하여전도성금속물질인 를비아홀에충전하고 충전된 위에 솔더범프를형성함으로써공정단순화를이룰수있었으며 범핑과관련된 개공정을생략하여가격경쟁력확보및생산성증가를가져올수있을것으로기대된다 감사의글 본연구는 프로그램 의지원으로수행되었습니다 참고문헌 차원비아홀적층실장에서원가절감과생산성향상에기여할수있는기초기술로제안가능하다 그림 에리소그라피공정없이전기도금법으로형성한 솔더범프의모습을나타내었다 3. 결론 솔더범프를이용한 차원칩적층기술은 고밀도의칩패키징과제조원가절감이라는과제를동

5 홍성철 년생 서울시립대학교대학원생 박사과정 범프형성및계면평가연구 김원중 년생 서울시립대학교교수 금속가공 이왕구 년생 서울시립대학교대학원생 석사과정 제조및전도물질충전연구 정재필 년생 서울시립대학교교수 마이크로접합 전자패키징 전해도금 박준규 년생 서울시립대학교대학원생 석사과정 전해도금특성평가연구

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DBPIA-NURIMEDIA 특집 : TSV 를이용한 3 차원전자접합 차원실장을위한 의 충전및 칩적층기술 Cu Filling into TSV and Si Dice Stacking for 3 Dimension Packaging Myong-Hoon Roh, Sang-Yoon Park, Wonjoong Kim and Jae-Pil Jung 1. 서론 최근전자제품의소형화 다기능화의요구가증가함