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태겨 삼
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1 24 특집 : 차세대디스플레이모듈및 3 차원실장을위한마이크로전자패키징기술 Formation of Through-Hole and Cu-Filling for 3 Dimensional Packaging Technology Sung-Jun Hong, Ji-Hun Jun and Jae-Pil Jung 1. 개요 최근들어휴대전화, PDA, 디지털카메라와같은전자제품들이소형화, 경량화, 고기능화가활발히진행됨에따라패키지기술에서도미세피치화, 고집적화뿐만아니라고성능, 고효율의제품을개발하려는노력이계속되고있다. 이전까지대다수의전자패키지모듈은 IC 칩을비롯한전자부품들의 2차원적이배열한제품들이었다. 그러나최근패키지기술에서는반도체칩을 2차원적으로배열하지않고 3차원적으로적층하는 3차원적층실장연구가크게주목받고있다 1)2). Table 1은 3차원실장을이용한메모리적층기술을 2차원적적층기술과비교함으로써 3차원적층실장기술의우수함을실례를통해서보여주고있다. 현재주로사용되고있는 3차원적층실장은반도체칩들을서로적층한후, 칩들의 I/O 패드를기판에 Au 와이어로연결하는와이어본딩 (wire-bonding) 이주 로사용되고있다. 그러나와이어본딩은신호전달속도의감소, 고주파영역에서의손실률증가및 I/O의개수가제한된다는단점을가지고있어서패키지의고집적, 고성능화를추구하는데에있어서문제점을가지고있다. 2차원패키지와와이어본딩의위와같은단점을보완하기위해서비아 (via) 를이용한 3차원패키지기술이주목을받고있으며, Fig. 1에는 3차원패키지에서요구하는주요핵심기술이나타나있다. 본고에서는관통홀 (through-hole) 의형성기술과전도성금속물질의충전기술에관하여기존기술과본저자들이연구한내용에대하여서술하고자한다. 2. 관통홀형성기술 비아를이용한 3차원실장을하기위해서우선적으로요구되는것이실리콘웨이퍼에관통홀을형성기술이다. 관통홀을형성함에있어서웨이퍼에데미지가적 Table 1 3-D Mass memory volume and weight comparisons between other technologies and texas 3-D technology in cm 3 /Gbit Type Capacity Discrete 2-D 3-D Discrete/3-D 2-D/3-D 1 Mbit Weight Volume SRAM DRAM SRAM DRAM 4 Mbit Mbit Mbit Mbit Mbit Mbit Mbit Mbit Mbit Journal of KWJS, Vol. 25, No. 2, April, 2007

Free Metal Plug Chip Stacking High Precision Alignment Low Temp.

inspection Small-Pitch Probing Fig. 1 Technology map (c) (d) Fig.

through-hole 4000v 게미치고, 비아충전을용이하게할수있는방법을선택해야한다. 2.

2 25 Through via Chip Thinning 10μm Dia./70μm Depth High Speed Via Formation Uniformity of Inernal Dielectric Damage Free Thinning Process Wafer Break Proofing Void Free Metal Plug Chip Stacking High Precision Alignment Low Temp. Low Stress Interconnection Handling of Ultra-Thin Chip Design Thermal Structural Electrical Inspection Non-Destructive inspection Small-Pitch Probing Fig. 1 Technology map (c) (d) Fig. 2 Schematics of laser and through-holes for this study; YAG Laser(JK 702 Nd), through-hole 100, (c) through-hole 1500, (d) through-hole 4000v 게미치고, 비아충전을용이하게할수있는방법을선택해야한다. 2.1 레이저를이용한관통홀의형성실리콘웨이퍼에관통홀을형성하기위해서레이저를선택할시에는파장, 에너지 / 펄스 평균전력, 에너지 / 전력밀도 빛의스팟크기 빔의특성등을고려하여알맞은레이저를선택해야한다. Fig. 2에는본연구의저자들이 YAG 레이저 (JK 702 Nd) 와이를사용하여 웨이퍼에형성한관통홀의형상이다. 레이저주사조건은레이저파워 62W, 펄스폭 0.5ms, 펄스에너지 0.51J 이며, 보다상세한레이저실험조건은 Table 2에나타나있다. 위에서본홀의형상은정확한원이아니며다소불규칙한형상을보인다. 펄스에너지가 0.51J로써강하게가해짐으로인해서개구부쪽에찌꺼기 (debris) 가많이발생하였으며, 용융된미세실리콘찌꺼기들이홀주위에흩어져있다. 이러한미세찌꺼기들은이후의실리콘표면의금속층도금에 大韓熔接接合學會誌第 25 卷第 2 號, 2007 年 4 月 127

26 Table 2 Laser processing condition. Variables YAG Laser (JK 702 Nd) Height 65 % Pulse Width Repetition Rate Laser Power 0.5 ms 10 Hz 62 W Pulse Energy Applied 10 pulses to drilling point 0.

따라서, 펄스에너지를가할때발생되는찌꺼기를줄이고, 관통홀의내벽의표면을매끄럽게가공하는것이현재의 Nd YAG 레이저가극복해야할문제들이다. 한편, 펨토초레이저 (femtosecond laser) 를사용할경우실리콘웨이퍼나실리카글래스에찌꺼기 (debris) 없이관통홀을형성할수있다. Fig. 3과 Fig.

3 Schematic diagram of femtosecond laser system Fig. 4 U-groove machined by femtosecond laser (20objec tive lens with 0.

3 26 Table 2 Laser processing condition. Variables YAG Laser (JK 702 Nd) Height 65 % Pulse Width Repetition Rate Laser Power 0.5 ms 10 Hz 62 W Pulse Energy Applied 10 pulses to drilling point 0.51 J 악영향을미치므로, 미세볼들이발생하지않는조건을확보하여야한다. 또한, 웨이퍼내벽에도홀을가공하는과정에서발생한실리콘찌꺼기가많이존재하고면이매끄럽지가못하다. 이러한찌꺼기와매끄럽지못한면으로인해서시드층형성과정에악영향을미쳐서시드역할을하는금속이관통홀내벽에정상적으로형성되지않는다. 따라서, 펄스에너지를가할때발생되는찌꺼기를줄이고, 관통홀의내벽의표면을매끄럽게가공하는것이현재의 Nd YAG 레이저가극복해야할문제들이다. 한편, 펨토초레이저 (femtosecond laser) 를사용할경우실리콘웨이퍼나실리카글래스에찌꺼기 (debris) 없이관통홀을형성할수있다. Fig. 3과 Fig. 4는각각펨토초레이저의작동모식도와이를이용한가공장치의일예를보인것이다 3). Fig. 3에있는것과같이 ND YAG 레이저와작동방법에있어서의차이점은거의없고, 단지펄스를가하는시간이매우짧아서찌꺼기의발생을현저하게줄이고관통홀의내벽을매끄럽게할수있다. Fig. 4은펨토초레이저를사용하여파장이 800nm, 펄스지속시간이 100fs, 반복률이 1kHz인 Monitor CCD camera Beam Delivery System Laser Beam Splitter Objective Lens Specimen X-Y-Z stage Fig. 3 Schematic diagram of femtosecond laser system Fig. 4 U-groove machined by femtosecond laser (20objec tive lens with 0.42 NA, 30-J pulse energy, scan speed of 500 m/s); top view(500), side view(500) 조건에서 1mJ의펄스에너지를가하여실리카글래스에관통홀을형성한것이다 3). 이방법은 Nd YAG 레이저에비해양호한홀을가공할수있다. 그러나가공을하기위해서얼라인 (alignment) 을하는과정이일반 Nd YAG 비해서복잡하고긴시간이필요하다는단점이있다. 2.2 DRIE 를이용한관통홀의형성 DRIE (Deep Reactive Ion Etcher) 기술은 R. Bosch Gmbh 에의해 1994년특허출원되었다 4). 이방법은 SF 6 를흘려서 Si을에칭한뒤, 홀의내벽을 C 4 F 8 으로보호층 (passivation) 을입힌다. 이렇게형성된보호층은뒤이은에칭과정에서이온의충돌로인해관통홀바닥의보호층이우선적으로제거되며, 홀의내벽은에칭으로부터보호된다. 교대로반복되는에칭과보호층형성과정으로인해관통홀의내벽은부채꼴모양으로에칭된다. DRIE에의해실리콘이에칭되는속도는약 1-3 μm /min 정도이다. 한편, 실리콘에칭에있어서불소를사용한이방성드라이에칭으로식각속도를대폭향상시킨보고도있는데, 이경우관통홀의입구가좁은형상으로되어있다 5). 128 Journal of KWJS, Vol. 25, No. 2, April, 2007

27 Table 3 Example of variable at DRIE process Reactants supply Plasma power conditions Etching/Passivation adjustment - SF6 flow rate - C4F8 flow rate - Electrode power during etching - Coil power -

Table 3은 DRIE과정에서검토될수있는변수들의예를보인것이다 7). Chen 등은 DRIE 이후의웨이퍼표면형상과파괴강도에대해보고하기도하였다 8). Fig. 4는본저자들이 p 타입실리콘웨이퍼에 DRIE을이용하여형성한관통홀의형상을보인것이다.

4 27 Table 3 Example of variable at DRIE process Reactants supply Plasma power conditions Etching/Passivation adjustment - SF6 flow rate - C4F8 flow rate - Electrode power during etching - Coil power - Electrode power during passivation - APC positions - Etching cycle - Passivation cycle 에칭에의해형성되는부채꼴모양은에칭및보호층형성작업조건에따라변화될수있다. 즉, 표면의곡률반경, 에칭속도, 표면의상태등은 SF 6, C 4 F 8 의유속이나챔버내압력, 전극의파워, 에칭시간등의영향을받는다 6). Table 3은 DRIE과정에서검토될수있는변수들의예를보인것이다 7). Chen 등은 DRIE 이후의웨이퍼표면형상과파괴강도에대해보고하기도하였다 8). Fig. 4는본저자들이 p 타입실리콘웨이퍼에 DRIE을이용하여형성한관통홀의형상을보인것이다. 그림에서보듯이원기둥모양을한관통홀이수직으로깨끗하게형성되었으며, 에칭을하고보호층을형성하는과정을반복함으로인해서홀내벽에는미세한에칭흔적이남아있었다. 3. 전도성금속충전및범프형성 터링 (sputtering) 방법이사용되고있다. 일반적으로이방법은금속에코팅하는경우진공챔버중에소량의 Ar 가스를흘리며고전압을가하여플라즈마 (plasma) 화한다. 플라즈마중에서이온화된아르곤가스는고전압으로가속되어코팅하고자하는금속판에충돌하여막을형성한다. 금속이외의 SiO 2 등세라믹에는고주파를가하여막을형성하며, 진공증착에비해막의밀착성이좋다. 그러나, 관통홀의깊이와개구부지름의비가큰경우 ( 예 ; 비율 7) 개구부와구멍의측벽에조금이라도요철이있으면오목한부분의막이중간에끊겨서불연속적이되기도한다. 이경우에는스퍼터링방법대신유기금속을원료로하는 CVD 방법을사용하기도한다. 확산방지금속층으로 Ti을 10nm, 시드층으로 Cu를 관통홀의충전은 Cu전해도금방법이일반적으로사용된다. 전해도금방법이외에도 MMSM(Molten Metal Suction Method), 페이스트인쇄방법등이있다. 그러나실리콘웨이퍼에열적손상을주거나, 홀의직경이작아질수록비아가완벽하게충전되지않고기공이발생하는등의문제점이있기때문에주로전해도금방법을이용한다. 전해도금을실시하기전에관통홀의내벽에절연층, 확산방지층, 시드층을형성해야한다. 관통홀내벽의절연층형성방법의예로는테트라에톡시실란을원료가스로하는 CVD(Chemical Vapor Deposition) 있다. CVD방법은웨이퍼에고주파전압을가하여셀프바이어스 (self-bias) 방식을사용하여, 원료가스를관통홀의안쪽으로들어오게해서내벽에 SiO 2 층을형성한다. 웨이퍼표면에 1.5μm의 SiO 2 층형성될때, 홀의내벽은 0.2μm, 바닥부분에는 0.5μm정도이다 [Fig. 5]. 이외에퍼니스 (furnace) 를이용한열산화방법사용을사용하여내벽에 SiO 2 층을형성할수있다. 한편, 관통홀내에도전성충전금속의확산방지금속층및시드층을형성할필요가있는데, 보통스퍼 Fig. 5 Fabricated through-hole using DRIE in this study 大韓熔接接合學會誌第 25 卷第 2 號, 2007 年 4 月 129

28 150nm 형성한경우가보고되어있다 [Fig. 5] 5). Cu를전기도금법을이용하여충전할때에일반적인 DC(Direct-current) 전기도금법을사용하면비아내부가완전히충전되기전에홀의개구부가막히는현상이발생하게된다. 따라서이러한문제를해결하기위해서펄스-역펄스 (pulse-reverse) 전기도금법이이용된다.

Cu 충전에사용되는도금액은대부분 CuSO 4 5H 2 O, H 2 SO 4, Cl -, 가속제, 억제제의조성으로구성되어있다. 펄스와역펄스의전류인가시간과전류밀도의비를조절함으로써비아내부에보이드를줄일수있다. Fig. 7은본저자들이홀내부에기포없이성공적으로 Cu를전착한결과를보인것이다.

5 28 150nm 형성한경우가보고되어있다 [Fig. 5] 5). Cu를전기도금법을이용하여충전할때에일반적인 DC(Direct-current) 전기도금법을사용하면비아내부가완전히충전되기전에홀의개구부가막히는현상이발생하게된다. 따라서이러한문제를해결하기위해서펄스-역펄스 (pulse-reverse) 전기도금법이이용된다. 이방법은일정시간동안펄스전류를가하여 Cu 2+ 이온이홀의내부에충전되게한뒤에, 역펄스전류를가하여 Cu 2+ 이온이다시떨어져나오게한다. 이처럼펼스 -역펄스전류를반복하여흘려줌으로써홀의개구부가막히지않고바닥에서부터충전이일어나게하는방법이다. Fig. 6은 DC전기도금법과펄스-역펄스전기도금범의시간에따른전류의변화를나타낸그림이다. Cu 충전에사용되는도금액은대부분 CuSO 4 5H 2 O, H 2 SO 4, Cl -, 가속제, 억제제의조성으로구성되어있다. 펄스와역펄스의전류인가시간과전류밀도의비를조절함으로써비아내부에보이드를줄일수있다. Fig. 7은본저자들이홀내부에기포없이성공적으로 Cu를전착한결과를보인것이다. 전기도금된 Cu는내경약 40 μm, 깊이약 80μm이며, 비아의내부에기공이발생하지않고홀을 Cu로충전할수있었다. Fig. 7 Current density Pulse current Current density DC current Reverse current time time Schematics of current mode; DC current mode, pulse-reverse current mode for this study 10μm 70μm Fig. 6 Trough-hole produced by DRIE with scallop- shape d side wall; as SiO 2-film deposited as ba rrier metal/seed layer deposited 비아가형성된칩사이의전기적접속과기계적유지를위해서범프를만들어주는작업이필요하다. 실리콘웨이퍼에범프를형성하는방법크게두가지방법있다. 전해 무전해도금법과비아가형성된웨이퍼을부분적으로에칭하여비아의일부가범프의역할을할수있도록하는방법이있다. 첫번째로도금에의한범프형성방법은 Si 웨이퍼위에사전마스킹작업을한후, 도금을실시하여시간과온도와같은변수를조절하여웨이퍼표면에범프형성한다. 두번째방법은웨이퍼에비아를형성한후스핀식각방법등을이용하여웨이퍼만을부분적으로에칭하는방법이다. 절연층으로형성했던 SiO 2 가 HF와 HNO 3 혼합에칭액으로부터 Cu의부식을막는역할을한다. 이혼합물에서 Si와 SiO 2 의에칭속도는 100:1이다. 이로인해서비아가웨이퍼표면으로돌출되게되고, 돌출된비아를범프로써사용하는방식으로고도의기술을요구하는방법이다. Fig. 8에는각각전기도금법과웨이퍼선택적에칭법을이용해서형성한범프가나타나있다 9). Fig. 8 는관통홀위쪽에형성된솔더와 Cu로이루어진범프이고, Fig. 8 는선택적에칭방법을통해서관통홀아래쪽에형성한 Cu 범프를나타낸것이다. 130 Journal of KWJS, Vol. 25, No. 2, April, 2007

29 금내부에기공이형성되지않도록펄스와역펄스의전류인가시간과전류밀도의비를조절하였다. 금후에도고집적 고성능전자제품과반도체를위해서비아를이용한 3차원패키징은발전가능성이큰중요한기술분야라고사료된다. 감사의글 Fig. 8 Fabricated Cu-filled via hole in this study Fig.

본연구를통해저자들은 Nd YAG 레이저와 DRIE를이용한관통홀을실험실적으로형성하였다. Nd YAG 레이저로형성된홀은균일한원통상이아니며, 홀내벽및웨이퍼표면에발생한찌꺼기들로인해정상적인시드층의형성이어려웠다. 반면, DRIE를이용하여내경약 40 μm, 깊이약 80μm의균일하고깨끗한관통홀을형성할수있었다.

Franzon, A Review of 3-D Packaging Technology, IEEE TRANSA

6 29 금내부에기공이형성되지않도록펄스와역펄스의전류인가시간과전류밀도의비를조절하였다. 금후에도고집적 고성능전자제품과반도체를위해서비아를이용한 3차원패키징은발전가능성이큰중요한기술분야라고사료된다. 감사의글 Fig. 8 Fabricated Cu-filled via hole in this study Fig. 9 Bumps formed on the filling ; solder/cu bump on top side, Cu bump on bottom side 4. 결론 이상에서기존의 2차원적패키지와와이어본딩을대처하기위해서개발중인 via를이용한 3차원패키징기술의핵심이되는관통홀의형성과충전및범프등에대해서기술하였다. 본연구를통해저자들은 Nd YAG 레이저와 DRIE를이용한관통홀을실험실적으로형성하였다. Nd YAG 레이저로형성된홀은균일한원통상이아니며, 홀내벽및웨이퍼표면에발생한찌꺼기들로인해정상적인시드층의형성이어려웠다. 반면, DRIE를이용하여내경약 40 μm, 깊이약 80μm의균일하고깨끗한관통홀을형성할수있었다. 아울러, 홀내부의전도성금속층충전은전기도금방법을이용하여 Cu를전착시킬수있었다. 이때에는 Cu 도 본연구는한국과학재단특정기초연구 (R ) 지원으로수행되었으며, 이에감사드립니다. 참고문헌 1. Said F. Al-sarawi, Derek Abbott and Paul D. Franzon, A Review of 3-D Packaging Technology, IEEE TRANSACTIONS ON COMPONENTS, PACKAGING, AND MANUFACTURING TECHNOLOGY PART B, 21-1 ( ) 2. C.S.Premachandran, Ranganathan Nagarajan, Chen Yu, Bang Xiolin and Chong Ser Choong, A Novel Electrically Conductive Wafer Through Hole Filled Vias InterconnectFor 3D MEMS Packaging, 2003 Electronic Components and Technology Conference 3. Ik-Bu Sohn, Man-Seop Lee, and Jeong-Yong Chung, "Fabrication of Optical Splitter and Passive Alignment Technique With a Femtosecond Laser", IEEE PHOTONICS TECHNOLOGY LETTERS, VOL ( ) 4. R.Bosch Gmbh, US Patent and , (1994) 5. Manabu Tomisaka, Masataka Hoshino, Hitoshi Yonemura, Kenji Takahashi, Copper Electroplating Study for Through Silicon Chip Electrode of Threedimensional Chip Stacking, DENSO TECHNONOGY REVIEW, 6-2 (2001) 6. A.A.Ayon et al., Characterization of a time multiplexed inductively coupled plasma etcher, J. Electrochem. Soc., 146 (1999), K.S.Chen et al., Effect of process parameters on the surface morphology and mechanical performance of silicon structures after deep reactive ion etching (DRIE), J. of microelectromechanical Sys., 11-3 (2002), K.S.Chen et al., Tailoring and testing the fracture strength of silicon at the mesoscale, J. of Amer. Cera. Soc., 83 (2000), Hara K., Kurashima Y. Hashimoto N., Matsui K., Matsuo Y., Miyazawa I., Kobayashi T., Yokoyama Y. and Fukazawa M., Optimization for Chip Stack in 3-D Packaging, IEEE transaction on advannced packaging, 28-3 ( ) 홍성준 1979년생 서울시립대학교신소재공학과 마이크로패키징, 솔더링 hongsj1979@uos.ac.kr 大韓熔接接合學會誌第 25 卷第 2 號, 2007 年 4 月 131

30 전지헌 1981년생 서울시립대학교신소재공학과 마이크로패키징, 도금 e-mail : exkaede@empal.

7 30 전지헌 1981년생 서울시립대학교신소재공학과 마이크로패키징, 도금 exkaede@empal.com 정재필 1959년생 서울시립대학교신소재공학과 마이크로패키징, 솔더링 jpjung@uos.ac.kr 132 Journal of KWJS, Vol. 25, No. 2, April, 2007

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DBPIA-NURIMEDIA 특집 : 3D 마이크로시스템패키징및장비 Cu Filling into TSV and non-pr Sn bumping for 3 Dimension Chip Packaging Sung-Chul Hong, Wang-Gu Lee, Jun-Kyu Park, Won-Joong Kim and Jae-Pil Jung 1. 서론 Limit Sensor Through 17개이상