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샤오 강
5 years ago
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1 NuPIC ~11.08 충남예산 FPGA 기반제어기를위한통합 SW 개발환경구축 유준범 Dependable Software Laboratory 건국대학교

2 발표내용 연구동기 효과적인 FPGA 기반제어기를위한통합 SW 개발환경 연구진행현황 개발프로세스 FBD Editor FBDtoVerilog 향후연구계획 맺음말 2

3 연구동기 원자로보호시스템 (RPS) 의플랫폼변경필요성증가 (PLC FPGA) 기존 PLC 개발방법론을기반으로 FPGA 개발을지원할수있는 개발프로세스 및 통합 SW 개발환경 필요 HW 중심개발 FBD program for PLC Netlist design for FPGA 3

4 효과적인 FPGA 기반제어기를위한통합 SW 개발환경 프로세스 기존의 PLC 개발프로세스기반으로 FPGA 를개발할수있는 adaptive 프로세스 지원도구 FBD Editor FBD 프로그래밍 기작성된 FBD 프로그램읽기 (PLCopen TC6 포맷 ) FBD 를 PLCopen TC6 형식의 XML 파일로저장 FBDtoVerilog FBD 를 Verilog 프로그램으로자동변환 FBDtoVHDL FBD 를 VHDL 프로그램으로자동변환 Actel_Linker / Questa_Linker Verilog/VHDL 프로그램을상용 FPGA Synthesis 도구와연동 4

5 기존 PLC 기반개발프로세스 안전성분석기법적용 Requirements Analysis Design Implementation SRS Manual Programming FBD/LD Program C Program Executable Code for PLC PLC Automatic Translator COTS Compiler 정형기법사용가능 (NuDE, SCADE 등 ) 자동변환기의기능안전성확보필요 상용컴파일러사용 5

Translator COTS Compiler FPGA Implementation 2.

6 제안하는개발프로세스 기존 PLC 기반개발프로세스 + FPGA 개발프로세스 + 지원도구 Requirements Analysis Design Implementation 1. FBD Editor SRS Manual Programming FBD/LD Program C Program FBD Design 도구 Executable Code for PLC PLC Automatic Translator COTS Compiler FPGA Implementation 2. FBDtoVerilog, FBDtoVHDL Automatic Translator FBD HDL 언어자동변환도구 Verilog Program Synthesis Netlist Executable Code for Optimization FPGA Placement & Routing Design Verification Configuration Downloading FPGA 6

7 연구진행현황 Adaptive 개발프로세스 Requirements Design HDL Coding FPGA Implementation FBD Program XML Files VHDL/ Verilog Codes IN OUT IN OUT Netlist JEDEC File FBD Program FBD Program FPGA FBD Editor FBD to HDL Translator Linker 추후개발 연구개발연구개발中 상용도구 Automatic Translation 7

8 개발현황 FBD Editor Eclipse Plug-in 으로개발 FBD Programming 가능 (IEC FBD 표준준수 ) Xml 파일로저장 (PLCopen TC6 Schema 준수 ) FB (+ Symbolic expression) Input variables Output variable FB List (IEC FBD 표준 ) FBD Editor 구동화면 8

9 개발현황 FBDtoVerilog FBD 를상위수준언어인 Verilog HDL 로자동변환 FBD Editor 에통합 (Eclipse Plug-in) PLCopen TC6 Schema 를읽고, 변환후 Verilog 파일로저장 FBDtoVerilog (Click 으로자동변환 ) FBD (.xml) 자동변환 Verilog (.v) FBD Editor 구동화면 9

10 Case Study A Fixed Set-Point Rising Trip FBDtoVerilog + (KAERI 개발 ) FBD (# of Function Block = 13) Verilog (Module call = 13) 10

11 Linker 개발中 Verilog (.v) Microsemi - Libero Netlist View 실제 FPGA 칩 (Microsemi - ProASIC3 ) Download 11

12 향후연구계획 구현 FBDtoVHDL 구현중 상용소프트웨어와의연계도구구현예정 Libero, Questasim 연결기 케이스스터디 APR-1400 RPS BP 전체에대한 Case Study 진행예정 Safety Demonstration FBD Editor 에대한 V&V FBDtoVerilog 및 FBDtoVHDL 에대한 V&V 추가연구 상용으로제공되는 FPGA Synthesis 의정확성을검증하는정형기법 12

진행중인추가연구 Synthesis Confirmation Design FPGA Implementation Verilog Program Automatic Synthesis Netlist Optimization Placement & Routing Design Verification Configuration Executable

13 진행중인추가연구 Synthesis Confirmation Design FPGA Implementation Verilog Program Automatic Synthesis Netlist Optimization Placement & Routing Design Verification Configuration Executable Code for FPGA Downloading FPGA Automatic Translator vl2mv Provided by VIS Automatic Translator EDIFtoBLIF-MV ( 자체개발中 ) BLIF-MV BLIF-MV Equivalence Checking FPGA 자동합성도구의정확성을간접적으로증명! VIS 13

14 결론 원자로보호시스템 (RPS) 의플랫폼변경필요성증가 기능복잡도 유지보수비용 효과적인 PLC FPGA 전환을위한 Adaptive RPS SW 개발프로세스제시 FBDtoVerilog 자동변환기사용 기존의 PLC SW 개발경험 노하우유지 기존의 PLC SW 개발에적용되던분석및검증기법을그대로적용가능 Diversity 확보, 프로토타입역할, 성능 & 기능비교분석용테스트베드 통합 SW 개발환경구축을위한개발도구구현 FBD Editor FBDtoVerilog FBDtoVHDL Actel_Linker / Questa_Linker 14

15 Acknowledgement FPGA- 기반제어기통합개발환경을위한핵심소프트웨어기술개발 과제책임자 : 최종균 책임연구기관 : 한국원자력연구원 연구기간 : ~ (2년 9개월 ) 김의섭 ( 석 2) 서영주 ( 석 1) 최종균과제책임 이영준선임 + 윤상현 ( 박 2) 이종훈 ( 박 1) 건국대학교 이동아 ( 박 2) 15

16 감사합니다. 16

졸업작품계획서 FBD, Verilog, VHDL, EDIF 및 JEDEC 을위한 Co-Simulation Tools 지도교수유준범 건국대학교컴퓨터공학부 김그린김신김재엽

졸업작품계획서 FBD, Verilog, VHDL, EDIF 및 JEDEC 을위한 Co-Simulation Tools 지도교수유준범 건국대학교컴퓨터공학부 김그린김신김재엽 목차 1. 선정배경및목적 2. 관련기술및기술동향 3. 프로젝트세부사항 A. 시스템구성도 B. 시나리오 C. 기대효과 D. 개발환경 4. 스케줄 5. 팀구성및역할 6. 참고문헌 1. 선정배경및목적