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1 30 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 논문 SD 차원메모리의수율증진을위해접합공정에서발생하는 추가고장을고려한다이매칭방법 (A Die-matching Method for 3D Memory Yield Enhancement considering Additional Faults during Bonding ) 이주환 *, 박기현 *, 강성호 ** * (Joohwan Lee, Kihyun Park, and Sungho Kang ) 요 약 많은반도체회사들이메모리층사이에서수직버스의역할을하는 TSV 를사용한 3 차원메모리를개발하고있다. 3 차원메모리는 KGD 로이루어지며, 만약추가고장이접합공정중에발생한다면, 반드시수리되어야한다. 공유예비셀을가지는 3 차원메모리의수율을증진시키기위해서, 3 차원메모리내의메모리다이를효과적으로적층하는다이매칭방법이필요하다. 본논문에서는공유예비셀을가지는 3 차원메모리의수율증진을위해접합공정에서추가고장이발생하는경우를고려한다이매칭방법을제안한다. 세가지경계제한조건이제안하는다이매칭방법에서사용된다. 이조건은 3 차원메모리를제작하기위해선택하는메모리다이의검색범위를제한한다. 시뮬레이션결과는제안하는다이매칭방법이 3 차원메모리의수율을크게향상시킬수있음을보여준다. Abstract Three-dimensional (3D) memories using through-silicon vias (TSVs) as vertical bus across memory layers are implemented by many semiconductor companies. 3D memories are composed of known-good-dies (KGDs). If additional faults are arisen during bonding, they should be repaired. In order to enhance the yield of 3D memories with inter-die redundancies, a die-matching method is needed to effectively stack memory dies in a 3D memory. In this paper, a new die-matching method is proposed for 3D memory yield enhancement with inter-die redundancies considering additional faults arisen during bonding. Three boundary-limited conditions are used in the proposed die-matching method; they set bounds to the search spaces for selecting memory dies to manufacture a 3D memory. Simulation results show that the proposed die-matching method can greatly enhance the 3D memory yield. Keywords : Yield enhancement, Die-matching method, 3D memory, Inter-die redundancy Ⅰ. 서론 Through-silicon via (TSV) 를사용한 3차원 (3D) 집적회로기술이인터커넥트 (interconnect) 와같은 2차 * 학생회원, ** 평생회원, 연세대학교전기전자공학과 (Department of Electrical and Electronic Engineering, Yonsei University) 이논문은 2010년도정부 ( 교육과학기술부 ) 의재원으로한국연구재단의지원을받아수행된연구임 (No ). 접수일자 : 2011년4월4일, 수정완료일 : 2011년6월27일 원집적회로에서발생하는문제를해결 [1] 할수있는대안으로떠오르고있다. 나날이증가하는대용량메모리에대한수요를만족시키기위해서 3차원집적회로기술을이용한메모리제작이이루어지고있으며, 멀지않은미래에상업적대량생산 [2 3] 이이루어질것이다. 3차원메모리의대용량, 고집적특성으로인하여, 기존 2차원메모리에비해서 3차원메모리에는결함이쉽게발생한다. 또한, 3차원메모리는메모리다이의접합 (bonding) 을통해제작되기때문에, 제작과정중에추가로결함이발생할확률도크다. 이러한결함은수율을 (357)

2 2011 년 7 월전자공학회논문지제 48 권 SD 편제 7 호 31 감소시키며, 메모리품질의저하를초래 [4 5] 하게된다. 메모리수리는적절한수율을얻기위한가장효과적인방법이다. 일반적으로 3차원메모리는자체적으로내장한예비셀을통해수리된고장이없는것으로알려진다이 (known good die: KGD) 의접합으로만들어진다. KGD를얻기위해서, 행예비셀 (spare row) 과열예비셀 (spare column) 을이용하는여러가지메모리수리방법 [6 9] 들이사용되어져왔다. 자체내장예비셀만을사용하는대부분의메모리수리방법들을이용하여 3차원메모리를제작한다면예비셀들의낭비를피할수없다. 왜냐하면, 메모리를수리했을때에, 사용하지않는예비셀들이남는경우가발생하기때문이다. 이제까지제작되던방식으로 3차원메모리를제작한다면, 미사용여분셀은접합공정중에발생한결함을수리하는것에쓰일수있지만, 3차원메모리를구성하는 KGD에추가로발생한고장을수리한이후에도남는여분셀이있을수있다. 만약, 남겨진미사용여분셀을자체내장여분셀이외에추가의여분셀을사용해야만수리할수있는메모리다이를위해사용할수있다면, 보다많은 KGD를확보할수있어 3차원메모리의수율을증가시킬수있을것이다. 이때, 수율증가정도는미사용여분셀을가지고있는메모리다이와추가의여분셀을필요로하는메모리다이의매칭방식에의해결정될것이다. 최근에, 3차원메모리제작을위해두개의메모리다이간에예비셀을공유하여수율을높이는연구 [10 11] 가활발히진행되고있다. 이분그래프 (bipartite graph) 를이용하여메모리다이를매칭시키는방법 [10] 은 3차원메모리의수율을끌어올릴수있다. 하지만, 3 차원메모리가 KGD로올바르게구성되었는지를판별하기위한연산의양이많고, 각각의메모리다이에대해서독립적인고장비트맵 (fault bitmap) 을필요로하기때문에, 비용을고려했을경우에효율이떨어지게된다. 또한, 접합공정중에발생한추가결함을처리할수없어 3차원메모리의최종수율을보장할수없다. 다른한편으로, 미사용여분셀과추가로필요한여분셀의개수가같은메모리다이끼리매칭하는방법 [11] 이연구되었다. 이방법은 3차원메모리의적합성여부판별을위한과도한연산이필요치않고, 이분그래프를사용하는방법과는다르게고장비트맵을사용하지않기때문에, 비용측면에서효율적이다. 그렇지만, 메모리고장의특성및접합공정에서발생하는추가결함 을고려하지않아수율증가효과가떨어진다. 본논문은두개의메모리다이간에예비셀을공유하여 3차원메모리의수율을증가시키기위해세가지경계제한조건을사용하는다이매칭방법을제안한다. 제안하는다이매칭방법은첫번째와두번째경계조건을이용하는간단한연산을통하여 3차원메모리를제작하기위하여짝이되는메모리다이의검색범위를크게줄일수있으며, 세번째경계조건을이용하여정확한매칭이가능하다. 또한, 각메모리다이에대해독립적인고장비트맵을사용하지않아효율적이고메모리고장의특성과접합공정에서발생하는추가결함을고려하여수율증가효과가뛰어나다. 본논문이다루고있는내용은다음과같다. Ⅱ 장에서제안하는세가지경계제한조건을사용하는다이매칭방법에대해자세히기술한다. 제안하는방법의효율성을 Ⅲ 장에서실험결과를통해분석한다. 마지막으로, Ⅳ 장에서결론을맺는다. Ⅱ. 제안하는다이매칭방법 1. 제안하는방법을위한메모리다이분류 3차원메모리의제작을위해사용하는메모리다이는공유예비셀을사용하기때문에접합공정전테스트및수리 (pre-bond test & repair) 과정후에무고장다이 (fault-free die), 자체수리가능다이 (self-repairable die), 공유예비셀이용수리가능다이 (inter-repairable die), 수리불가능다이 (irreparable die) 로분류할수있다. 무고장다이는다이에고장이없으며공유셀을전혀사용하지않는다. 자체수리가능다이는다이내의고장을자체내장예비셀을이용하여모두수리할수있지만, 공유예비셀이용수리가능다이는자체내장예비셀만을이용해서는다이의수리가불가능하며이웃하는다이의예비셀을추가로사용해야한다. 한편, 수리불가능다이는자체내장예비셀뿐만아니라이웃다이의예비셀까지공유하여사용해도수리할수없는다이이다. 이렇게분류된다이는접합공정에서발생할수있는추가결함을예상하여매칭된다. 매칭이완료된 3차원메모리는접합공정후테스트및수리 (post-bond test & repair) 과정을거친후에사용가능여부가결정된다. (358)

32 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 2. 제안하는방법에서사용하는메모리고장의특성대부분의최신메모리수리방법들은행예비셀과열예비셀로구성된 2차원수리구조를사용 [6 9] 한다. 2차원수리구조를사용하는메모리는메모리내의어떠한고장이라도행또는열예비셀하나를온전히사용하여수리 [7] 해야한다.

3 32 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 2. 제안하는방법에서사용하는메모리고장의특성대부분의최신메모리수리방법들은행예비셀과열예비셀로구성된 2차원수리구조를사용 [6 9] 한다. 2차원수리구조를사용하는메모리는메모리내의어떠한고장이라도행또는열예비셀하나를온전히사용하여수리 [7] 해야한다. 즉, 같은행이나열에고장이여러개존재할때하나의예비셀을사용하여수리할수있지만, 단하나의고장만이존재할때에도예비셀하나를반드시사용해야한다. 접합공정전테스트및수리과정에서발견된고장중같은행에고장이여러개있는행고장은행예비셀로같은열에고장이여러개있는열고장은열예비셀로대체된다. 그런데같은행및같은열에또다른고장이존재하지않는독립고장의경우에는행예비셀혹은열예비셀을이용하여수리할수있다. 기존의다이매칭방법은독립고장을수리할예비셀을미리결정한후에수행되지만, 제안하는다이매칭방법은독립고장을수리할예비셀의종류를마지막에결정한다. 따라서제안하는방법은기존방법에비해훨씬유연하게수리해 (repair solution) 를구할수있다. 3. 경계제한조건을사용하는다이매칭방법접합공정전테스트및수리과정후에분류된메모리다이는최대한빠른시간내에 3차원메모리를만들기위해짝이되는메모리다이를찾기위해메모리다이분류맵에저장된다. 그림 1에한개의행예비셀과두개의열예비셀을가지는메모리다이를위한메모리다이분류맵을나타내었다. 여기서 RSR (requirable spare row) 은해당메모리다이를수리하기위해요구되는행예비셀의수를의미하며, 같은방법으로 RSC (requirable spare column) 는요구되는열예비셀의수를표시한다. 두개의메모리다이간에예비셀을공유 하기때문에 RSR은 0에서 2까지, RSC는 0에서 4까지로제한된다. 이이상의값이필요하다면, 메모리다이는수리불가능다이에해당된다. 독립고장의수리를생각하지않았을경우에, 무고장다이와자체수리가능다이및공유예비셀이용수리가능다이는그림 1에서와같은위치에저장된다. 3차원메모리를제작하기위해메모리다이를매칭하는과정은다음의 5 단계로이루어져있다. (1) 메모리다이분류맵내에서수리하기가장어려운메모리다이를선택한다. (2) 선택된다이를메모리다이분류맵에서제거한다. (3) 제안하는다이매칭알고리듬을사용하여선택된다이와짝이되는메모리다이를찾는다. (4) 짝이되는메모리다이를찾았다면, 해당메모리다이를메모리다이분류맵에서제거한다. (5) 모든메모리다이에대해 (1) (4) 의과정을반복한다. 메모리다이매칭과정의 3 단계에서사용되는제안하는다이매칭알고리듬의의사코드를그림 2에나타내었다. 그림 2의 MATCH_DIES 는이미선택된메모리다이 (t_die) 를입력으로받아서짝이되는메모리다이 (c_die) 를출력으로내보낸다. 제안하는알고리듬은경계제한조건 (1) 과 (2) 에의해크게줄어든검색범위내에서경계제한조건 (3) 을이용하여 c_die를결정한다. 이때, 가능한 c_die가여러개존재한다면예비셀을낭비하지않기위해서가장많은예비셀을사용하는 c_die를 t_die에대한짝으로결정한다. 하지만, 짝이되는 c_die를찾을수없다면, 메모리다이번호대신에 INVALID 신호를출력으로내보낸다. MATCH_DIES (t_die) { c_die = INVALID; for dies within the boundary using (1) and (2) { if (equation (3) is satisfied) { select c_die which has the maximum sum of spares } return c_die; } 그림 1. 메모리다이분류맵 (R S=1, C S=2) Fig. 1. A memory die classification map (RS=1 and C S=2). 그림 2. 제안하는다이매칭알고리듬의의사코드 Fig. 2. Pseudo-code of the proposed die-matching algorithm. (359)

4 2011년 7월 전자공학회 논문지 제 48 권 SD 편 제 7 호 33 제안하는 다이 매칭 알고리듬에서 사용하는 세 가지 경계 제한 조건은 다음의 수식 (1) (3)과 같다. 이 때, RS와 CS는 메모리 다이에 존재하는 행 예비 셀과 열 예 비 셀의 수를 의미하고, RT, CT, ST는 각각 t_die의 수 리를 위해 필요한 행 예비 셀의 수, 열 예비 셀의 수, 독립 고장의 수를 나타낸다. 즉, RT와 CT는 메모리 다 이 분류 맵의 RSR과 RSC의 값과 같다. 유사하게, RC, CC, SC는 c_die의 값을 나타낸다. 그리고 수식 (3)에서 사용된 δ는 접합 공정 후 추가로 발생할 수 있는 고장 의 수를 의미한다. (1) (2) 그림 3. (3) Fig. 경계 제한 조건 (1)은 선택된 다이와 짝이 되는 메모 리 다이에서 필요로 하는 행 예비 셀의 수는 두 개의 메모리 다이 내의 행 예비 셀를 합한 수보다 작거나 같 아야 한다는 의미이며, 경계 제한 조건 (2)는 열 예비 셀에 대한 조건을 나타낸다. 경계 제한 조건 (1)과 (2) 3. 다양한 다이 매칭 방법의 예제 (a) 일반 예비 셀 사용을 사용한 방법, (b) 공유 예비 셀을 사용한 기존[11]의 방법, (c) 공유 예 비 셀을 사용한 제안하는 방법 (δ=0), (d) 공유 예비 셀을 사용한 제안하는 방법 (δ=1) Examples of various die-matching methods. (a) The method with conventional redundancies, (b) The previous method[11] with inter-die redundancies, (c) The proposed method with inter-die redundancies (δ=0), and (d) The proposed method with inter-die redundancies (δ =1). 를 이용하면 다이 매칭을 위해 선택한 다이와 짝이 될 이는 각각의 독립 고장의 수에 해당하는 수를 아래 첨 수 있는 다이의 후보를 메모리 다이 분류 맵 내에서 즉 자로 가진다. 한편, 그림 3의 각 예제 별로 음영 처리된 시 구분하여 경계 지어 줄 수 있다. 줄어든 후보들 중 부분은 3차원 메모리를 구성하기 위한 후보 메모리 다 미리 선택되었던 다이와 함께 독립 고장에 대한 영향을 이의 영역을 나타낸다. 고려한 경계 제한 조건 (3)을 만족시키는 메모리 다이 이웃하는 메모리 다이 간에 예비 셀을 공유하지 않 만이 성공적으로 3차원 메모리로 제작될 수 있다. 접합 는 일반 예비 셀을 사용한 다이 매칭 방법이 그림 3(a) 공정 후 추가로 발생할 수 있는 고장의 수는 3차원 메 에 제시되었다. 일반 예비 셀을 사용하는 방법은 자체 모리의 제작 공정이 안정화됨에 따라 예측이 가능하다. 내장 예비 셀만을 사용하기 때문에, 그림 3(a)에 음영 따라서 예상되는 추가 고장의 수에 따라 δ값을 정해 주 으로 처리된 부분에 해당하는 무고장 다이 혹은 자체 면 추가 고장에 따른 수율 하락을 방지할 수 있다. 수리 가능 다이의 조합만이 3차원 메모리가 될 수 있 그림 3은 한 개의 행 예비 셀과 두 개의 열 예비 셀 다. 이에 해당하는 다이는 A0 하나이다. 따라서 일반 을 가지는 4개의 메모리 다이에 대한 다양한 다이 매칭 예비 셀을 사용한 방법으로는 3차원 메모리를 만들 수 방법의 예제이다. 그림 3에서 다이 A를 수리하기 위해 없다. 그림 3(b)에는 공유 예비 셀을 사용하는 기존의 서 행 예비 셀은 필요 없지만 (RSR=0), 두 개의 열 예 방법을 나타내었다. 기존 방법은 행 예비 셀과 열 예비 비 셀이 필요 (RSC=2)하고 다이 A는 독립 고장을 가지 셀 각각에 대해서 남는 예비 셀의 수와 추가로 필요한 고 있지 않다. 이를 A0라고 표기하였으며, 다른 다이 세 예비 셀의 수가 같아야하기 때문에, D0-A0의 조합으로 개도 같은 방법으로 표기하였다. 그림 3(a), (b) 예제는 3차원 메모리를 만들 수 있다. 기존의 방법과는 다르게 독립 고장을 고려하지 않기 때문에, 모든 다이의 아래 그림 3(c)에서와 같이 공유 예비 셀을 사용하는 제안하 첨자가 0 값을 가지지만, 그림 3(c), (d) 예제는 독립 고 는 방법은 접합 공정에서 추가로 발생하는 고장이 없 장을 고려했기 때문에, 다이 A를 제외한 나머지 세 다 다 (δ=0)고 가정하였을 경우에 경계 제한 조건을 이용 (360)

5 34 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 표 1. 일반예비셀과공유예비셀을사용한기존방법 [11] 과제안하는방법 (δ=0) 간의 3차원메모리수율비교 : (a) 저밀도고장분포, (b) 고밀도고장분포 Table 1. Comparison of yields for 3D memories between the previous method [11] and the proposed method (δ=0) with conventional redundancies or with inter-die redundancies : (a) low fault density), (b) high fault density. (a) Low fault density Low 일반예비셀공유예비셀 [11] 제안방법 [11] 제안방법 2R/2C % % % % 2R/3C % % % % 2R/4C % % % % 3R/2C % % % % 3R/3C % % % % 3R/4C % % % % 4R/2C % % % % 4R/3C % % % % 4R/4C % % % % (b) High fault density High 일반예비셀공유예비셀 [11] 제안방법 [11] 제안방법 2R/2C % % % % 2R/3C % % % % 2R/4C % % % % 3R/2C % % % % 3R/3C % % % % 3R/4C % % % % 4R/2C % % % % 4R/3C % % % % 4R/4C % % % % 하여 C 1 -B 1, D 2 -A 0 의조합으로모든메모리다이를 3 차원메모리로제작할수있다. 제안하는방법은기존의방법과다르게짝이될수있는후보메모리다이를넓은범위에서선택할수있기때문에, 높은수율증진효과를기대할수있다. 마지막으로, 접합공정에서추가고장이하나더발생하였을경우에도수리할수있음을보장하기위해경계제한조건 (3) 의 δ값을 1로지정한다면, 그림 3(d) 와같이 A 0 -B 1 의조합을 3차원메모리로만들수있다. 추가로발생하는고장을고려하지않았을경우에그림 3(c) 에서만들어진 3차원메모리는추가고장이단 1개만발생하여도수리가안된고장이남게되어모두사용이불가능해지지만, 추가고장을미리고려한다면이러한사태를미연에방지할수있다. Ⅲ. 실험결과 제안하는다이매칭방법을통한수율증진효과를측정하기위해서 C 언어를이용하여시뮬레이터를제작하였다. 제작된시뮬레이터를통해일반예비셀과공유예비셀구조를이용하여기존방법과제안하는방법의수율을측정할수있다. 메모리수리를위해기존방법 [11] 은 LRM [6] 를이용하였었고, 제안하는방법은 BRANCH [8] 를 3차원메모리제작에맞게변경하여사용하였다. 제안하는방법에서 BRANCH 방법을선택한이유는이방법이독립고장을고려하여메모리수리를진행하기때문이다. 다양한조건에서각방법에따른수율을비교하기위해, 2개에서 4개의행예비셀과 2개에서 4개의열예비셀을가지는 9가지경우의메모리다이에대해실험을진행하였다. 메모리다이의크기는 1,024 x 1,024이며, 표 2. 추가발생고장의고려유무에따른공유예비셀을사용한제안하는방법의 3차원메모리수율비교 (δ=1 2) : (a) 저밀도고장분포, (b) 고밀도고장분포 Table 3. Comparison of yields for 3D memories using the proposed method with inter-die redundancies according to existence of considering additional faults during bonding (δ=1 2) : (a) low fault density, (b) high fault density. (a) Low fault density Low 추가고장 1개추가고장 2개고려없음고려있음고려없음고려있음 2R/2C 8.52 % % 5.99 % % 2R/3C % % 8.32 % % 2R/4C % % % % 3R/2C % % 8.32 % % 3R/3C % % % % 3R/4C % % % % 4R/2C % % % % 4R/3C % % % % 4R/4C % % % % (b) High fault density 추가고장 1개 추가고장 2개 고려없음 고려있음 고려없음 고려있음 2R/2C % % 5.41 % % 2R/3C % % 7.83 % % 2R/4C % % % % 3R/2C % % 7.57 % % 3R/3C % % % % 3R/4C % % % % 4R/2C % % % % 4R/3C % % % % 4R/4C % % % % (361)

6 2011 년 7 월전자공학회논문지제 48 권 SD 편제 7 호 35 저밀도와고밀도의고장분포를가지는두가지형태의무작위고장이삽입되었다. 저밀도고장은 8.96% 의행고장, 9.06% 의열고장, 81.98% 의독립고장을가지며, 고밀도고장은 26.83% 의행고장, 26.55% 의열고장, 46.62% 의독립고장을가진다. 무작위로삽입된고장은각메모리다이당 0에서 20개중임의의수로결정하였다. 통계적신뢰성을높이기위해각각의조건에대해 10,000번씩의실험을수행하였다. 표 1(a), (b) 에각각저밀도와고밀도의고장분포를가지는경우에대해일반예비셀과공유예비셀을사용한기존방법과제안하는방법간의 3차원메모리의수율을비교한결과를 9가지경우의메모리다이에대해나타내었다. 표 1(a), (b) 에서일반예비셀을사용한경우에대해서는기존의방법과제안하는방법의수율차이가크지않다. 즉, 사용한메모리수리기법은 3차원메모리의수율에큰영향을미치지않는다. 하지만, 공유예비셀을사용한경우에기존방법과제안하는방법의수율차이가보다크게나타나는것을알수있다. 이는기존방법에비해제안하는방법을통해 3차원메모리를보다효과적으로제조할수있다는것을나타낸다. 또한, 서로다른수의예비셀을가지는메모리다이나서로다른고장분포에대해서도일관되게공유예비셀을사용하는제안하는방법이높은수율을가짐을확인할수있다. 표 2(a), (b) 에저밀도와고밀도의고장분포각각에대해추가발생고장의고려유무에따른공유예비셀을사용한제안하는방법의 3차원메모리수율의결과를비교하였다. 표 2(a), (b) 에서추가고장이 1 2개인모든경우의메모리다이에대해추가고장을고려하지않은경우보다추가고장을고려했을때훨씬높은수율을가짐을확인할수있다. 즉, 추가고장을고려한다이매칭을이용하여 3차원메모리를제작하는것이그렇지않은경우에비해약간의수율감소는피할수없지만, 추가고장이실제로발생하였을경우엔확실하게적정수율을보장할수있다. 표 1, 2의실험결과에서알수있듯이, 제안하는세가지경계제한조건을이용한다이매칭방법은독립고장을고려하였기때문에기존의방법에비해 3차원메모리수율증가효과가매우높고또한, 접합공정에서발생할수있는추가고장을고려하였기때문에미리결정한일정한숫자의추가고장에대한수리를보장할수있다. Ⅳ. 결론 본논문에서는두개의메모리다이간에예비셀을공유하는구조의 3차원메모리의수율을증가시키기위해세가지경계제한조건을사용하는다이매칭방법을제안하였다. 제안하는다이매칭방법은다이수리를위해필요한행예비셀과열예비셀의수를이용하여매칭을위한다이탐색범위를크게줄일수있는첫번째와두번째경계제한조건을통해빠른매칭이가능하며, 독립고장의특성을함께이용하는세번째경계제한조건을통해정확한매칭이이루어진다. 또한, 제안하는다이매칭방법은접합공정에서추가로발생할수있는고장을예상하여대비할수있기때문에추가고장이실제로발생하여도높은수율증진효과를유지할수있다. 따라서높은수율을가지는 3차원메모리를제작할수있다. 실험은저밀도와고밀도의고장분포를가지는 2가지형태의무작위고장에대해서로다른수의예비셀을가지는 9가지형태의메모리다이에대해이루어졌다. 실험결과를통해기존의방법에비해제안하는방법이수율을더욱효과적으로증진시키는것을확인할수있었으며, 제안하는방법이접합공정에서고장이추가로발생하여도높은수율을보장함을증명하였다. 참고문헌 [1] V.F. Pavlidis and E.G. Friedman, Interconnect -based design methodologies for three-dimensional integrated circuits, Proceedings of the IEEE, vol. 97, no. 1, pp , Jan [2] S.S. Iyer, T. Kirihata, M.R. Wordeman, J. Barth, R.H. Hannon, and R. Malik, Process-design considerations for three dimensional memory integration, in Proc. Symp. VLSI Tech., pp , Honolulu, HI, Jun [3] H. Sun, J. Liu, R.S. Anigundi, N. Zheng, J.-Q. Lu, K. Rose, and T. Zhang, 3D DRAM design and application to 3D multicore systems, IEEE Design Test Comput., vol. 26, no. 5, pp , Sep [4] H.-H.S. Lee and K. Chakrabarty, Test challenges for 3D integrated circuits, IEEE Design Test Comput., vol. 26, no. 5, pp , Sep [5] E.J. Marinissen and Y. Zorian, Testing 3D chips containing through-silicon vias, in Proc. Int. Test Conf. (ITC), pp. 1-11, Austin, TX, Nov (362)

36 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 [6] C.-T. Huang, C.-F. Wu, J.-F. Li, and C.-W. Wu, Built-in redundancy analysis for memory yield improvement, IEEE Trans. Relia., vol. 52, no. 4, pp.

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2014-2026, Dec. 2010. [9] 정우식, 강성호, 최적수리효율을갖는다중블록광역대체수리구조메모리를위한자체내장수리연산회로, 대한전자공학회논문지, 제 47 권 SD 편, 제 11 호, pp. 30-36, 2010. [10] L. Jiang, R. Ye, and Q.

7 36 3 차원메모리의수율증진을위해접합공정에서발생하는추가고장을고려한다이매칭방법이주환외 [6] C.-T. Huang, C.-F. Wu, J.-F. Li, and C.-W. Wu, Built-in redundancy analysis for memory yield improvement, IEEE Trans. Relia., vol. 52, no. 4, pp , Dec [7] W. Jeong, I. Kang, K. Jin, and S. Kang, A fast built-in redundancy analysis for memories with optimal repair rate using a line-based search tree, IEEE Trans. Very Large Scale Integr. Syst., vol. 17, no. 12, pp , Dec [8] W. Jeong, J. Lee, T. Han, K. Lee, and S. Kang, An advanced BIRA for memories with an optimal repair rate and fast analysis speed by using a branch analyzer, IEEE Trans. Comput.-Aided Design Integrated Circuits Syst., vol. 29, no. 12, pp , Dec [9] 정우식, 강성호, 최적수리효율을갖는다중블록광역대체수리구조메모리를위한자체내장수리연산회로, 대한전자공학회논문지, 제 47 권 SD 편, 제 11 호, pp , [10] L. Jiang, R. Ye, and Q. Xu, Yield enhancement for 3D-stacked memory by redundancy sharing across dies, in Proc. Int. Conf. Comput.-Aided Design (ICCAD), pp , San Jose, CA, Nov [11] C.-W. Chou, Y.-J. Huang, and J.-F. Li, Yield-enhancement techniques for 3D random access memories, in Proc. Int. Symp. VLSI Design Automat. Test (VLSI-DAT), pp , Hsin Chu, Taiwan, Apr 저자소개 이주환 ( 학생회원 ) 2003 년연세대학교전기전자공학과학사졸업 년연세대학교전기전자공학과석사졸업 년현재연세대학교전기전자공학과박사과정. < 주관심분야 : SoC 설계, BISR, 신뢰성 > 박기현 ( 정회원 ) 2007 년연세대학교전기전자공학과학사졸업 년현재연세대학교전기전자공학과석박사통합과정. < 주관심분야 : BISR, BIST, BIRA> 강성호 ( 학생회원 ) 1986 년서울대학교제어계측공학과학사졸업 년 The University of Texas, Austin 전기및컴퓨터공학과석사졸업. 1992년 The University of Texas, Austin 전기 및컴퓨터공학과박사졸업. 1992년 미국 Schlumberger Inc. 연구원. 1994년 Motorola Inc. 선임연구원. 2011년 현재연세대학교전기전자공학과교수. < 주관심분야 : SoC 설계, SoC 테스트 > (363)

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DBPIA-NURIMEDIA 2012 년 9 월전자공학회논문지제 49 권제 9 호 237 논문 2012-49-9-26 비트맵메모리공유를통해 면적을크게줄인효율적인수리방법 (An Efficient Repair Method to Reduce Area Overhead by Sharing Bitmap Memory ) 조형준 *, 강성호 ** * (Hyungjun Cho and Sungho Kang