2013년 7월전자공학회논문지제 50 권제 7 호 Journal of The Institute of Electronics Engineers of Korea Vol 50, NO 7, July 2013 http://dxdoiorg/5573/ieek2013507140 논문 2013-50-7-1 0 Gb/s 급광통신시스템을위한고성능저면적반복 BCH 복호기구조 ( High-Performance Low-Complexity Iterative BCH Architecture for 0 Gb/s Optical Communications ) 양승준 *, 연제웅 *, 이한호 ** (Seung-Jun Yang, Jaewoong Yeon, and Hanho Lee c ) * 요 약 본논문은 0 Gb/s급광통신시스템을위한반복적인 Bose-Chaudhuri-Hocquenghem (BCH) 부호와고성능복호기구조를보여준다 제안된구조는고속데이터처리율뿐만아니라뛰어난오류정정능력을보여준다 제안된 6회반복 i-bch 복호기는메모리기반의인터리브기술을이용하였으며 6번의반복복호시 -15 post-fec Bit Error Rate(BER) 기준 934 db의강력한 Net Coding Gain(NCG) 성능을제공한다 제안된고성능 i-bch 복호기의구조는 90-nm CMOS 공정을사용하여합성한후수행한성능분석결과 4 MHz의동작속도와 0 Gb/s의데이터처리율을갖는다 따라서 0 Gb/s급광통신시스템을위한차세대순방향오류정정구조에적용할수있다 Abstract This paper presents a iterative Bose-Chaudhuri-hocquenghem (i-bch) code and its high-speed decoder architecture for 0 Gb/s optical communications The proposed architecture features a very high data processing rate as well as excellent error correction capability The proposed 6-iteration i-bch code structure with interleaving method allows the decoder to achieve 934 db net coding gain performance at -15 decoder output bit error rate to compensate for serious transmission quality degradation The proposed high-speed i-bch decoder architecture is synthesized using a 90-nm CMOS technology It can operate at a clock frequency of 4 MHz and achieve a data processing rate of 0 Gb/s Thus, it has potential applications in next generation forward error correction (FEC) schemes for 0 Gb/s optical communications Keywords : BCH,, forward error correction, decoder, architecture, optical communications Ⅰ 서론 지난 20년간광통신분야는놀라운성장속도로발전해왔다 광통신시스템의기술적진보는주로광학기술이발전함에따른것이지만, Forward Error ** * 학생회원, 평생회원, 인하대학교정보통신공학과 (epartment of Information and Communication Engineering, Inha University) c Corresponding Author(E-mail: hhlee@inhaackr) 이논문은 2013년도정부 ( 교육과학기술부 ) 의재원으로한국연구재단의지원을받아수행된기초연구사업임 (2012R1A1A2007740) 접수일자 : 2012년11월2일, 수정완료일 : 2013년7월일 Correction (FEC) 기술역시기술적진보에지대한영향을미친핵심기술임이다 초기광통신시스템에서는 FEC 기술이크게주목받지못했는데, 그이유는무선 / 위성통신은일반적으로 -3 ~ -5 의 Bite-Error-Rate (BER) 을보이는반면광통신은채널특성상 -9 ~ -15 의좋은 BER 성능을갖고있었기때문이다 그러나전송가능속도가비약적으로발전함에따라 0 Gb/s까지전송기술향상이기대되는현시점에서 FEC 는광통신시스템에서없어서는안될중요한핵심기술로자리잡았다 블록부호 (Block code) 의일종인 Bose-Chaudhuri- Hocquenghem (BCH) 부호가해저광케이블시스템전 (176)
2013 년 7 월전자공학회논문지제 50 권제 7 호 141 Journal of The Institute of Electronics Engineers of Korea Vol 50, NO 7, July 2013 그림 1 광통신시스템을위한 FEC의세대별성능비교 [3] Fig 1 Performance comparison of FEC generation for optical communications [3] 송실험에서성능이검증되었고, 이후 Reed-Solomon (RS)(255, 239) 부호가국제통신연합 (ITU) G975, G709 에채택되어많은응용분야에서사용되고있으며 1세대 FEC로분류된다 이후 Wavelength-ivision Multiplexing (WM) 기술의등장으로하나의광섬유에더많은파장의광신호를실어전송할수있게되었다 따라서높은 NCG 성능을제공하는 FEC의필요성이부각되었고이에따라 1세대 FEC 보다성능이훨씬뛰어난 FEC의기술개발이진행되었다 [1] 그결과연접부호 (Concatenated code) 와같은효율적인 FEC부호가개발되었고, 2세대 FEC 기술로분류할수있다 인터리빙 (Interleaving) 과반복복호법 (Iterative decoding scheme) 을이용한연접부호방식이오류정정능력을향상시키는데사용되는점이 2세대 FEC의큰특징이라할수있으며다양한종류의연접부호 FEC들이 ITU-T G9751에서표준권고안으로채택되었다 [2] 2세대 FEC들은 Super-FEC 혹은 Enhanced FEC 라고불리기도한다 3세대 FEC는 LPC로대표되는연판정 Soft-decision) 방식의 FEC 인데, 1~2세대의경판정 (Hard-decision) FEC (H-FEC) 보다높은 NCG 를제공한다 이러한세대별광통신용 FEC와이에따른성능을그림 1에서보여주고있다 그림 2는지난 20년간광통신시스템에서 FEC의발전추이를보여주고있다 세로축은전송률과 NCG를곱한값을나타내며해마다약 14배씩성능향상이이루어진것을알수있다 차세대 0 Gb/s급광통신시스템에적용할 FEC에있어서가장중요한이슈는, G9751에서제안된 Enhanced FEC들보다더높은 그림 2 광통신시스템용 FEC의발전추이 3] Fig 2 evelopment trends of FEC for optical communications [3] NCG를가지면서면적효율적인 FEC가필수적이다 따라서본논문에서는 0 Gb/s급차세대광통신시스템에적용할수있는오버헤드 (overhead) 669% 내외의 Hard-ecision( 경판정 ) 기반 FEC 부호에대한성능분석하여 93 db이상의강력한오류정정능력을제공하며동시에 FPGA 및 VLSI 구현이가능한 iterative BCH (i-bch) 기반 FEC 구조를제안한다 II 본론 1 BCH 부호와 Step-by-Step 알고리즘 BCH 부호는블록부호의일종으로 k-비트의메시지를 n-비트의부호어로부호화한다 BCH 부호의모든연산은 Galois-Field (GF)(2 m ) 상에서이루어지며 m값은 2 m-1 > n의조건을만족하는정수이다 k-비트메시지 (msg k-1, msg k-2,, msg 0 ) 는 k-1의차수를가지는다항식 MSG(x) = msg k-1 x k-1 + msg k-2 x k-2 + + msg 0 계수로다루어질수있다 여기서 msg k-1, msg k-2,, msg 0 는 GF(2) 의원소로서의조건을만족한다 마찬가지로대응되는 n-비트부호어 (c n-1, c n-2,, c 0 ) 는 n-1의차수를가지는다항식 C(x) = c n-1 x n-1 + c n-2 x n-2 + + c 0, (c n-1, c n-2,, c 0 ) 는 GF(2) 의계수로다루어질수있다 따라서 BCH 부호의조직 (systematic) 부호화는다음과같이표현될수있다 C(x) = MSG(x) x n-k + Rem(MSG(x) x n-k )g(x) (1) 여기서 n-k의차수를가지는다항식 G(x) = g n-k x n-k + g n-k-1 x n-k-1 + + g 0, (g n-k, g n-k-1, g 0 ) 는 BCH 부호의 (1769)
142 0 Gb/s 급광통신시스템을위한고성능저면적반복 BCH 복호기구조양승준외 Input Syndrome Calculator Sharing Syndrome Factor FIFO eterminant ecision + Error Locator Output 그림 3 SBS 알고리즘을이용한 BCH 복호흐름도 Fig 3 Block diagram of using SBS algorithm for BCH ecoding procedure 생성다항식 (generator polynomial) 이고 Rem(f(x))g(x) 는 f(x) 를 G(x) 로나누고남은나머지다항식을나타낸다 이렇게부호화된 C(x) 는생성다항식 G(x) 와같은근 (root) 을공유한다 생성다항식 G(x) 는부호가사용하는 GF(2 m ) 에대응하는 0~ 2t-1 로이루어진 2t개의근을가지도록생성된다 [4] 채널을통과하면오류가섞인수신어 (Received word) R(x) 는부호화된 C(x) 와 n-1 의차수를가지는오류다항식 E(x) = e n-1 x n-1 + e n-2 x n-2 + + e 0, (e n-1, e n-2,, e 0 ) GF(2) 의합으로다음과같은 n-1차다항식으로표현할수있다 R(x) = C(x) + E(x) (2) 수신된 BCH 수신어로부터오류를찾아내어정정하는방법은 Syndrome- 기반복호법이가장많이사용되고있다 Syndrome- 기반복호법은크게 Peterson- Gorenstein-Zierler (PGZ) 알고리즘 [5~6], Step-by- Step (SBS) 알고리즘 [7], 그리고 Berlekamp-Massey (BM) 알고리즘 [] 또는 Modified Euclidean (ME) 알고리즘 [9] 으로오류위치방정식을푸는복호법이있다 SBS 알고리즘은신드롬값으로부터행렬식 (determinant) 을유한체내에서의반복연산으로계산하여오류의위치를찾아정정하는연산을수행하는알고리즘이며그림 3에서복호흐름을볼수있다 첫째, 수신된메시지로부터신드롬다항식 S(x) 을계산한다 둘째, S(x) 으로부터행렬식 det(x) 을구한다 셋째, det(x) 를이용하여해당위치의오류를정정하여최종적으로정정된코드워드를출력한다 본논문에서사용한 modified Step-by-Step (m-sbs) 알고리즘은 conventional SBS 알고리즘을식 (3) 에서나타낸갈로이스체의특성을이용하여다채널구조에적합하게개선한알고리즘이다 Si,p = Si + i p (3) (i = 1, 3, 5 p = 0, 1, 19, 20) 2 제안된 i-bch(20, 9) 기반 FEC 부호 본논문에서제안된복호방법은 OTU-4 프레임을기본으로하며 32,640 비트로구성된하나의서브프레임을각채널이 5비트로구성된 64채널로나누어복호를수행하도록한다 하나의서브프레임은 592비트의 Payload 영역과 204비트의패리티영역을갖는다 서브프레임에할당된 204비트의패리티는 64개의채널로나누어져각채널당 32비트씩할당할수있고, Payload의 592비트는 47비트씩할당할수있다 하지만이것을각채널당 BCH(5, 47) 부호로사용하지않고이전에수신된 개의서브프레임들로부터하나의서브프레임비트수에해당하는 32640비트 (64채널 5비트로구성 ) 의데이터를더가지고와서 20비트로구성된 BCH(20, 9, 3) 부호를사용한다 20비트중현재수신된서브프레임이자기자신의데이터를가지고만들어낸패리티를포함하고있는 5비트를하위 5비트라부르고이전에수신된 개의서브프레임으로부터가져온 5비트를상위 5비트라부른다 그림 4에서보이는바와같이오류분산효과를높이기위하여 64채널형태로들어가지만순차적으로들어가지않고같은서브프레임으로부터같은채널로들어가지않도록채널은계속하여바꾸어줌으로서효율을높인다 이렇게채널을바꾸어줌으로써처음수신되었을때복호가되지않은오류를분산시켜조각데이터로서다음복호에참여할때에복호성공률을높일수있게된다 이와같은전략은각서브프레임이처음수신되었을때서브프레임전체가 64 채널로한번복호되고다시메모리에저장되어다음에수신될서브프레임의복호과정에 개조각형태로수신된서브프레임이복 64 640 Bits 63 Bits 32640 Bits Subframe[13] Subframe[12] Subframe[11] Subframe[] Subframe[9] Subframe[] Subframe[7] Subframe[6] Subframe[5] Subframe[4] Upper 5 Bits Subframe[n] 63 Bits 63 Bits 64 Bits 64 Bits 64 Bits 64 Bits 64 Bits 64 Bits 63 Bits 64 Bits 64 Bits 64 Bits 64 Bits 64 Bits 64 Bits Channel Switching 그림 4 64-채널부호어의구성 Fig 4 64-Channel codeword structure (1770)
2013 년 7 월전자공학회논문지제 50 권제 7 호 143 Journal of The Institute of Electronics Engineers of Korea Vol 50, NO 7, July 2013 Tx Logic Tx Logic RI-BCH FEC Block Rx Logic BCH(1140,94) BCH(1140,94) BCH(1140,94) I-BCH Encoder BCH(1140,94) BCH Encoder BCH(1140,94) BCH I-BCH interleaver BCH(1140,94) e- interleaver BCH(1140,94) e- 그림 5 제안된 i-bch 기반 FEC 전체블록도 Fig 5 Proposed I-BCH FEC scheme Channel 호될때마다추가로복호에참여함으로써 2번의복호를하게되는것이다 3200비트씩 9개와 340비트 1개의조각으로나누어진 개의조각데이터는 640비트의블록으로나누어져최대한오류분산효과를얻을수있도록프레임에연속적으로할당되지않고 640비트단위로분산되어프레임에위치하고부호어로서할당할때에는64 채널에 비트씩할당하게된다 처음수신되었을때에는서브프레임전체가복호되지만다음복호과정은 번을조각형태로참여하고 번의복호가끝날때조각형태의출력데이터들이하나의서브프레임에해당하는만큼의크기를만들고서브프레임단위로출력하게된다 예를들어 0번째프레임이수신되어복호가되면곧바로 1번째수신된프레임은 개의조각으로나누어진 0번째의프레임의첫번째조각을복호 하고, 2번째수신된프레임은 0번째프레임의두번째조각을복호하는방식으로총 11개의프레임이수신되면첫번째로수신된프레임의모든데이터들은 2번의오류정정을하고출력된다 하지만채널당오류정정능력이작기때문에높은 NCG을얻기위해 6번의반복복호가필요하며이를통해 93dB이상의성능을얻을수있다 3 제안된 Iterative BCH 복호기구조 제안된 i-bch기반 FEC 구조의블록도는그림 5와그림 6에서보이는바와같다 복호기는이전에수신된프레임을저장시킬메모리가필요하고새로운수신데이터가복호과정에참여할때이전에수신된프레임의조각데이터를참여시켜야함으로메모리로부터데이터를가져와부호어를만들어줄메모리기반의인터리버 (interleaver) 와디인터리버 (einterleaver) 가필요하다 인터리버와디인터리버는모두하나의쌍으로서같 Rx Logic iteration #1 BCH(20, 9) iteration #3 BCH(20, 9) iteration #5 BCH(20, 9) einterleaver einterleaver einterleaver BCH(20, 9) Encoder einterleaver einterleaver einterleaver 그림 6 제안된 i-bch 기반 FEC 구조 Fig 6 Proposed I-BCH FEC architecture iteration #2 BCH(20, 9) iteration #4 BCH(20, 9) iteration #6 BCH(20, 9) Channel 이구성되어있으며인터리버는메모리로부터부호어의상위 5비트를할당하는데이터를처리하고디인터리버는복호기를통해나온데이터를처리하여메모리또는출력으로전달한다 복호기는 6번의반복복호를위하여 6개가순차적으로배치되어복호를수행한다 6개의복호기에는각각의메모리와인터리버디인터리버가조합되어있다 가 인터리버 / 디인터리버 인터리버와디인터리버는제안된 FEC에서부호기와복호기의입력과출력을메모리의데이터와연계하여부호어를구성함으로서오류분산효과를높이는역할을하게된다 인터리버와디인터리버는채널을변경하는부분과메모리그리고메모리컨트롤러로구성된다 채널을변경하는부분은앞서설명한바와같이 64채널로데이터가할당될때위치를바꾸어줌으로써오류의분산효과를높이는역할을하게되는데이는 Wire의연결만스위칭시켜주기만하면되기때문에설계가간단하다 그리고이전에수신된프레임으로부터데이터를가지고올때같은프레임의데이터가같은채널의형태로데이터가할당되는것을방지하기위해총 60가지의채널변경블록이필요하고데이터의입력순서에따라데이터가채널에들어가는순서를바꾸어주게된다 인터리버와디인터리버의메모리는기본적으로하나의 OTN 프레임을저장이가능한형태가기본이된다 즉 32640비트를담을수있는메모리의크기를하나의메모리라고한다면최소한이전에수신된프레임 개 (1771)
144 0 Gb/s 급광통신시스템을위한고성능저면적반복 BCH 복호기구조양승준외 를담을만큼의메모리크기가필요하다 하지만하드웨어로구현시앞에설명한부분과실제로다른부분이있는데복호기의지연시간 (latency) 을고려해야하는점이다 처음복호를수행한후다음복호과정에참여할때데이터는하위 5비트로서복호과정이모두진행된것이라가정을한다 하지만복호기의경우 Syndrome Calculator (SC), Sharing Syndrome Factor Calculator (SSFC), eterminant ecision () 과 Error Locator (EL) 블록을거쳐복호된데이터가출력되기때문에연속적으로데이터가들어올경우수신되어하위 5비트로서복호에참여하는데이터는바로다음수신된데이터의복호과정에참여할수없다 이러한이유로복호가끝날경우이의하위 5비트로서참여한프레임의재사용을위해다시저장할공간이필요하므로총 4개의프레임에해당하는크기만큼의메모리가더필요하게되며결과적으로메모리는총 14개의프레임을담을수있는크기만큼이요구된다 복호기와부호기내부에서는 512비트로데이터의흐름이진행되므로하나의메모리의 Width는 512비트가되어야하고 Width 256bits Current Out #0 Frame Frame Number Number Input control #1 Output control Address depth : 12 #2 Write Signal Controller #3 Address Controller #1 #4 Address Controller #2 Bit- (Channel Switching) Size : 400Byte output 하나의프레임을모두담을수있어야하므로메모리의 epth는 64가되어야 32640비트를모두담을수있다 또한동시에읽기와쓰기가가능해야하기때문에듀얼포트메모리로동작을할수있게만들었다 하위 5 비트의출력을처리할때에는순차적으로나오는데이터를메모리주소에순서대로저장시켜주면되지만상위 5비트를구성할때에는조각단위로메모리의여러부분으로부터데이터를가져와야하기때문에주소의지정이나읽기 / 쓰기제어가복잡하다 이를제어하기위하여연산을통하여주소를계산하고읽기와쓰기를제어한다면제어부분의하드웨어크기또한무시할수없게된다 하지만결국같은과정을계속해서반복하는형태로진행이되기때문에이모든제어주소를 ROM에저장시켜둔후순차적으로꺼내서쓰는방식으로하드웨어를간소화하였다 그림 7은메모리기반의인터리버와디인터리버의구조를보여준다 인터리버의경우는복호기와부호기로부터나온하위 5비트를메모리에재입력하는동시에상위 5비트를구성하기위하여이전수신된프레임의조각데이터를가져와야한다 반대로디인터리버의경우는복호기로부터나온상위 5비트를지정된위치에조각형태로저장시켜주고조각형태의데이터가하나의프레임에해당하는만큼의크기로서다저장이될때순서대로하나의프레임을 120비트씩출력한다 # #11 #12 #13 (a) * Total number of : 14 * for output : 1 * for : * for latency : 3 나 64-채널 BCH 복호기그림 은 64 채널 BCH 복호기구조를보여준다 총 64 채널로이루어져있으며각채널당 병렬로이루어 Width 256bits Current Frame Number Input control Write Signal Controller #0 #1 #2 #3 Out Frame Number Output control Address depth : 12 BCH(20,9) BCH(20,9) BCH(20,9) Encoder BCH(20,9) Encoder BCH(20,9) Encoder BCH(20,9) Encoder Encoder #1 BCH(20,9) Bit-einterleaver (Channel Switching) Address Controller #1 #4 # #11 #12 #13 Address Controller #2 Size : 400Byte * Total number of : 14 * for output : 1 * for einterleaver : * for latency : 3 512bits -Parallel Syndrome 40 -Parallel eterminant ecision Calculator #1 + Error Corrector #1 -Parallel Syndrome Calculator #2 -Parallel Syndrome Calculator #3 -Parallel Syndrome Calculator #62 -Parallel Syndrome Calculator #63 -Parallel Syndrome Calculator #64 Syndrome Time-multiplexer Sharing 40 Syndrome Factor Syndrome Time-demultiplexer 40 40 -Parallel eterminant ecision + Error Corrector #2 -Parallel eterminant ecision + Error Corrector #63 40 -Parallel eterminant ecision + Error Corrector #64 512bits (b) 그림 7 메모리기반 (a) 인터리버, (b) 디인터리버구조 Fig 7 based (a) (b) e- architecture FIFO STRUCTURE Controller #1 Controller #2 Controller #3 그림 64 채널 BCH 복호기의구조 Fig Block diagram of 64-channel BCH decoder (1772)
2013 년 7 월전자공학회논문지제 50 권제 7 호 145 Journal of The Institute of Electronics Engineers of Korea Vol 50, NO 7, July 2013 진다 하나의 OTN 서브프레임을 64개의 BCH(20, 9, 3) 부호로구성하였기때문에복호기는총 64개의채널을가지며 64개의채널전체를커버하기위해 1개의 SSFC 블록, 64개의 SC 블록과, EL 블록을가지고있다 (1) Syndrome Calculator 그림 9는 BCH(20, 9, 3) 복호기의신드롬계산블록을나타낸블록도이다 식 (4) 와 (5) 를이용하여신드롬값을구할수있으며 GF(2 ) 연산에맞는심볼 (Symbol) 값으로의변환을위해비트스트림은 Bit2Sym 이라표시한변환기를거쳐입력값에알맞은심볼값을얻어내신드롬다항식 S(x) 를계산한다 (4) (5) (6) BCH 복호화과정에있어다음식 (6) 이항상참이라는사실은 [] 에증명되어있고, [11] 은이특성을이용해전체복호기의하드웨어크기를줄였다 또한식 (6) 을 k-승수에대해일반화시켜서더면적이작은신드롬계산블록의하드웨어구조의설계가가능하다 Bit Stream ( r35,r359,r360) s 1 S 1 s 3 S 3 S 1 S 3 S 5 ( ) 4 ( ) 3 ( ) 2 ( ) 2 S 1 4 +S 1 S 3 S 1 6 +S 3 2 + S 1 3 S 3 +S 1 S 5 S 1 3 +S 3 S 5 +S 1 2 S 3 그림 Sharing Syndrome Factor Calculator 블록도 Fig Block diagram of sharing syndrome factor calculator 에서제안한 m-sbs 알고리즘을사용하였다 기존 SBS 알고리즘은 SSFC가각각의채널마다필요하지만다채널구조에적합하게개선된 m-sbs 알고리즘에서는 Time-Multiplexing 기법을통해하나의 SSFC 블록을공유하여사용할수있으므로 1개의 SSFC 블록이 64개의신드롬블록으로부터계산된신드롬다항식을처리한다 (3) eterminant ecision 과 Error Locator 그림 11은 블록의블록도이다 행렬식 det(x) 은실제오류위치의정보를가진다항식이다 SSFC에의해계산되어진변수값을가지고행렬식 det(x) 을구한다 이를구하기위해선많은연산량이필요하고이때문에하드웨어복잡도가다른블록에비하여월등히높은블록이며임계경로지연을가지는블록이다 각병렬차수및부호어의위치에따라서검사를실행하며해당위치가오류일경우는 0 을생성하고오류가아닐경우 1 을생성한다 s 5 S 5 0 S1 S1 2 S1 3 +S3 S1 4 +S1S3 S5+S1 2 S3 Ref value ( case1 case2) Bit Stream Bit2Sym ( i + 1) 1 0 0 0 0 1 Syndrome (Si) 0 1 0 1 0 1 0 1 0 1 j, p 0 1 2 j, p 0 1 3 j, p 그림 9 신드롬계산블록도 Fig 9 Block diagram of syndrome calculator (2) Sharing Syndrome Factor Calculator 그림 은 SSFC 블록도이다 SSFC은앞에 SC 블록에서구한신드롬다항식을입력받아 블록에서사용되어지는변수들을구한다 다채널구조를가진 BCH j, p 1 j,2 j,1 2 j, p 1 2 j,2 2 j,1 3 j, p 1 3 j,2 3 j,1 H p H p-1 H 2 H 1 복호기의하드웨어복잡도문제는상당히중요한이슈이다이러한하드웨어복잡도문제를해결하기위해앞 그림 11 eterminant ecision 블록도 Fig 11 Block diagram of determinant decision (1773)
146 0 Gb/s 급광통신시스템을위한고성능저면적반복 BCH 복호기구조양승준외 H 1 p p H 2 H p-1 4 Comparator Reference H p e(x) H p 그림 12 Error Locator 블록도 Fig 12 Block diagram of error locator Error Locator 블록은앞에서구현된오류위치정보를가지고있는행렬식 det(x) 의값을이용하여오류를정정하는블록이다 그림 12에서볼수있듯이행렬식 det(x) 는갈로이스체의연산필드인 비트로입력이되는데 m-sbs 알고리즘에서는행렬식값이 0 인지 0 이아닌지만판단하면되므로 비트의십진수값을이용할필요없이비트단위 OR 연산을통해 1비트로바꿔주는방법을선택하여연산량감소효과를가질수있었다 또한 conventional SBS 알고리즘에서는초기수신어로구한신드롬다항식을이용한행렬식값과변화된신드롬다항식으로구한행렬식값을비교하여오류의위치인지아닌지를파악하고정정하였다 하지만 m-sbs 알고리즘에선행렬식 det(x) 의초기입력값 4 개를레지스터에저장하여오류의개수를파악할수있는 comparator 블록을추가하였다 이블록을추가함으로써원신호로구한행렬식을저장하여오류의개수및오류위치를비교할필요가없어지게되고따라서채널차수만큼의연산량을줄일수있다 그림 13 성능비교 (SNR vs Output BER) Fig 13 Performance (SNR vs Output BER) 표 1 합성결과및성능비교 Table 1 Implementation result and performance comparisons esign I3-CBCH decoder [12] L-CBCH decoder [13] H-CBCH decoder [14] Proposed i-bch decoder Redundancy ratio 669% 61% 669% 669% Iteration 3 2 6 6 NCG at -15 output BER (db) 99 91 919 934 Gate count 2,71K 1,92K 3,732K 1,55K Technology 90-nm 90-nm 90-nm 90-nm Clock rate (MHz) 320 4 4 4 Total latency (Clocks),14 (255ms) 5,02 (11ms) 16,326 (ms) 25,137 (54ms) Ⅲ 성능분석및비교 Throughput (Gb/s) 19 11 11 11 제안된 i-bch기반 FEC 구조를상위레벨언어인 C 언어로설계하고그성능을검증하였으며이를 Verilog- HL를이용하여하드웨어설계를하고멘토그래픽스사의 ModelSim 을이용한시뮬레이션을통해기능을검증하였다 Verilog-HL을사용하여설계한구조의결과는상위레벨언어를이용하여구현한결과와일치함을확인하였다 기능검증을마친후 90-nm CMOS 공정및 Synopsys esign -Complier를사용하여로직게이트수와클럭속도등을분석하였다 그림 13은제안된 i-bch 부호의 BER그래프이다 최대반복복호횟수는 6번을하여 BER 성능을측정하였다 FEC 성능을분석하고비교하기위해채널환경은 Additive White Gaussian Noise (AWGN) 을사용하고, BPSK modulation을적용하여 Signal to Noise Ration (SNR) 에따른성능을측정하였다 NCG는 ITU-T G9751에정의되어있는아래의식 (7) 을적용하여산출하였다 NCG = 20log[erfc -1 (2Bref)] -20log[erfc -1 (2Bin)]+logR (7) where Bref = 출력BER, Bin = 입력BER, R = 부호율그림 13에서볼수있듯이 BER의곡선이 Linear한특성을보이고있으며 - 의 BER까지성능측정을수행한결과 -15 의 Post-FEC BER에서는약 934 db의 NCG성능을보인다 표 1은 I3-CBCH, L-CBCH, H-CBCH와제안된 i-bch 복호기의합성결과를보여준다 제안된 i-bch 복호기는복호기출력 BER -15 에서 934 db의 NCG를가지며표1에서비교한다른복호기보다높은 NCG를갖는다 또한 H-CBCH 복호기 (1774)
2013 년 7 월전자공학회논문지제 50 권제 7 호 147 Journal of The Institute of Electronics Engineers of Korea Vol 50, NO 7, July 2013 와비교하였을때약 5% 의게이트감소효과를가지고최대클록스피드는 4 MHz이며데이터처리율 (throughput) 은 1 Gb/s 이다 Ⅳ 결론 지난 20년간광통신시스템의전송능력은 Gb/s 및 40Gb/s를넘어서 igital coherent 방식을채택하면서 0Gb/s 이상의전송능력을보이고있다 이에따른 OSNR 결핍을해결하기위해서가장효율적인방법은고성능 FEC를사용하는것이며, 이에따라강력한 NCG 성능을갖는 FEC에대한연구가활발히진행되고있다 본논문에서제안하는방법은 669% 오버헤드가적용된 OUT-4 프레임을공유하면서 1E -15 복호기출력 BER에서 934dB 이상의높은 NCG를얻을수있으며 0Gb/s의전송률을얻을수있다 또한 m-sbs 알고리즘을적용하여블록의연산량을줄일수있도록하였고메모리기반의인터리빙과디인터리버의복잡한메모리컨트롤러를 Address와다른신호들을 ROM에내장하여읽어내는방식으로계산량을줄여복잡도를낮추었다 따라서 0 Gb/s 이상의고속광통신시스템에적합하며향후연구를발전시켜앞으로필요하게될 NCG db 이상의더욱성능좋은 FEC의기반기술을얻을수있는토대를마련하였다 REFERENCES [1] 최창석, 이한호, 0Gb/s급광통신시스템을위한 3-병렬 Reed-Solomon 기반 FEC 구조설계, 전 자공학회 논문지, 제46권 S편 제 11호, pp 4-55, 2009년 11월 [2] Forward Error Correction for high bit-rate WM Submarine Systems, Telecommunication Standardization Section, International Telecom Union, ITU-T Recommendation G9751, ec 2004 [3] K Onohara et al, Soft-decision-based Forward Error Correction for 0 Gb/s Transport Systems, IEEE Jour of Selected Topics in Quantum Electronics, vol 16, pp 125-1267, Sept 20 [4] 이만영, BCH 부호와 Reed-Solomon 부호, 민음 사, 1990 [5] H Hsu, S Wang and A Wu, A Novel Low-Cost Multi-Mode Reed Solomon esign Based on Peterson-Gorenstein-Zierler Algorithm, Journal of VLSI Signal Processing, vol 34, no 3, pp 251-259, Nov 2003 [6] M Srinivasan and V Sarwate, Malfunction in the Peterson-Gorenstein-Zierler decoder, IEEE Trans on Information Theory, vol 11, no 4, pp 50-55, Oct 1965 [7] J L Massey, Step-by-step decoding of the Bose-Chaudhuri-Hoquenhe m codes, IEEE Trans Inform Theory, vol IT-6, pp 50-55, Oct 1965 [] V Sarwate and N R Shanbhag, High-speed Architectures for Reed-Solomon decoders, IEEE Transactions on VLSI Systems, vol 9, pp 641-655, Oct 2001 [9] S Lee and H Lee, A High-Speed Pipelined egree Computationless Modified Euclidean Algorithm Architecture for Reed-Solomon s, IEICE Trans on Fundamentals of Electronics, Communications, and Computer Sciences, vol E91-A, no 3, pp -35, Mar 200 [] E R Berlekamp, Algebraic Coding Theory, New York: McGraw-Hill, 196 (revised ed Laguna Hills, CA: Aegean Park, 194) [11] H Kristian, H Wahyono, K Rizki, T Adiono, Ultra-fast-scalable BCH decoder with efficient-extended Fast Chien Search, IEEE International Conference on Computer Science and Information Technology (ICCSIT), pp 33-343, July 20 [12] S Yoon, H Lee and K Lee, High-speed two-parallel concatenated BCH-based super-fec architecture for optical communications, IEICE Trans Fundamentals, vole93-a, no4, pp769-777, April 20 [13] K Lee, H-G Kang, J-I Park and H Lee, A high-speed low-complexity concatenated BCH decoder architecture for 0Gb/s Optical communications, Journal of Signal Processing Systems, vol 6, no 1, pp 43-55, Jan 2012 [14] K Lee and H Lee, A High-Performance Concatenated BCH Code and Its Hardware Architecture for 0 Gb/s Long-haul Optical Communications, International SoC esign Conference (ISOCC20), pp 42-431, Nov 20 (1775)
14 0 Gb/s 급광통신시스템을위한고성능저면적반복 BCH 복호기구조양승준외 양승준 ( 학생회원 ) 2011 년상명대학교정보통신공학학사졸업 2013 년인하대학교정보통신공학석사졸업 저자소개 연제웅 ( 학생회원 ) 2011 년인하대학교정보통신공학학사졸업 2013 년인하대학교정보통신공학석사졸업 < 주관심분야 : 오류정정아키텍처설계 > < 주관심분야 : 오류정정아키텍처설계 > 이한호 ( 평생회원 ) 1993 년충북대학교전자공학과학사졸업 1996 년 Univ of Minnesota 전기컴퓨터공학석사졸업 2000 년 Univ of Minnesota 전기컴퓨터공학박사졸업 2000 년 ~2002 년 Member of Technical Staff, Lucent Technologies(Bell Labs), USA 2002 년 ~2004 년 Assistant Prof ept of Electrical and Computer Engineering, Univ of Connecticut, USA 2004 년 ~ 현재인하대학교정보통신공학부교수 < 주관심분야 : 디지털신호처리및오류정정아키텍처설계 > (1776)