30 아날로그 - 디지털변환기의정적파라미터테스트를위한내장자체테스트방법김인철외 논문 2012-49SD-5-5 아날로그 - 디지털변환기의정적파라미터테스트를위한내장 자체테스트방법 (A Built-in Self-Test of Static Parameters for Analog-to-Digital Converters ) 김인철 *, 장재원 *, 강성호 ** * (Incheol Kim, Jaewon Jang, and Sungho Kang ) 요 약 본논문은천이검출기를이용하여아날로그 - 디지털변환기 (ADC) 의정적파라미터를테스트하는내장자체테스트방법을제안한다. 제안하는방법은 ADC 의정적테스트에서가장널리사용되는히스토그램방법을대체할수있다. 입력되는테스트신호는상향램프신호를사용하며오프셋, 게인, INL(Integral Non-Linearity), DNL(Differential Non-Linearity) 과같은정적파라미터를테스트할수있다. 제안하는방법은실제테스트환경에서랜덤노이즈에의해발생할수있는천이구간문제를해결할수있으며, 테스트스펙으로주어지는오차허용범위의다양한경우에대해서효율적으로테스트를수행할수있다. 실험결과는제안하는방법이정적테스트를올바르게수행하는것과, 기존방법에비해하드웨어오버헤드가줄어드는것을보여준다. Abstract A new BIST(Built-In Self-Test) scheme to test ADC(Analog-to-Digital Converter) with a transition detector is proposed. The proposed BIST is able to replaces histogram method, the most popular approach in static testing of ADC. With a ramp signal as an input test stimulus, the proposed BIST calculates ADC s static parameters such as offset, gain, INL(Integral Non-Linearity) and DNL(Differential Non-Linearity). The three detectors in the proposed BIST can deal with a transient zone problem, a phenomenon due to random noise in real test environments and are cost efficient at various acceptable ranges determined as a test spec. The simulation results validate that our method performs accurate static test and show the reduction of the hardware overhead. Keywords : 아날로그 - 디지털변환기 (ADC), 내장자체테스트, 정적파라미터, 천이, 오차허용범위 Ⅰ. 서론 SoC(System-on-Chip) 환경에서아날로그-디지털변환기 (ADC) 와디지털-아날로그변환기 (DAC) 와같은 * ** 학생회원, 평생회원, 연세대학교전기전자공학과 (Department of Electrical and Electronic Engineering, Yonsei University) 본논문은 IDEC(IC Design Education Center) 의 CAD Tool 지원을받은것임. 본연구는지식경제부및한양대학교 IDEC 플랫폼센터의지원으로수행하였음. 접수일자 : 2011년12월2일, 수정완료일 : 2012년5월3일 데이터변환기들은칩내의아날로그영역과디지털영역을연결시켜주는필수요소중하나이다 [1]. 이들변환기의성능은전체혼성신호회로의성능에큰영향을끼치게되므로이에대한테스트와검증은전체회로의신뢰도를향상시킨다. 그러나칩내에깊숙이내장되어있는 IP들은그에대한접근성이용이하지않기때문에테스트를수행하는데에어려움이따르게된다. 이와같이내장된 IP들을테스트하기위한방법으로내장자체테스트 (BIST, Built-in Self-Test) 가소개되었는데 [2], 이는회로를테스트하는데있어약간의하드웨어를추가함으로써외부장비의필요없이테스트를 (214)
2012 년 5 월전자공학회논문지제 49 권 SD 편제 5 호 31 수행할수있도록한설계방법이다. 한편, ADC의테스트는정적테스트와동적테스트로분류할수있다. 동적테스트를수행하기위해서는마이크로프로세서와같은연산모듈이반드시필요하기때문에내장자체테스트로구현할경우에는정적테스트방법이보다선호된다. 본논문에서는 ADC의정적테스트방법에초점을둘것이다. ADC의정적테스트에서는히스토그램방법이대표적이며, 기존논문에서히스토그램방법을내장자체테스트에적용시키고보다효율적인테스트를수행하기위한방법들이제안되었다 [3~5]. 그러나히스토그램방법은각코드들의출현빈도를저장하기위해하드웨어오버헤드가커진다는단점을가진다. 한편, 히스토그램을사용하지않고천이검출을통해정적테스트를수행하는방법이제안되었는데 [6~8], 이방법들은각코드들의출현빈도를저장하지않아테스트비용을줄일수있다. Y. Wen은 n-비트의 ADC에대하여 (n+m)- 비트의카운터를사용하여정적테스트를수행하는방법을제안하였다 [6]. 그러나이방법은천이구간문제를해결하지못하는문제점이있다. 또한 (n+m)- 비트의카운터대신에 (2+m)- 비트의카운터로테스트를수행할수있는방법이제안되었으나 [7], 두논문 [6,7] 모두 DNL 검출기를구성하기위해오차허용범위를벗어나는모든경우를계산하여야한다는단점을가진다. 이는오차허용범위가 ±1/2 LSB(Least Significant Bit) 로주어지지않을경우에회로의복잡도를증가시킬수있다. 기존논문 [8] 에서는이러한 DNL 검출기를개선하였으나, 이방법은기존논문 [7] 과더불어 ADC의상위비트들에대한검증이필요하다. 본논문에서는기존의방법보다효율적인구조로동일한테스트를수행할수있는방법을제안하며, 정적파라미터외에 ADC의상위비트들에대한검증도수행함을보여준다. 제안하는내장된자체테스트구조에포함되어있는각검출기들의구조를 Ⅱ장에서, 그실험결과와결론을 Ⅲ장과 Ⅳ장에서설명하도록하겠다. 오프셋 : INL(0) < +1/2 LSB (1) 게인 : -1/2 LSB < INL(2 n -1) < +1/2 LSB (2) INL: -1/2 LSB < INL(k) < +1/2 LSB (3) DNL: -1/2 LSB < DNL(k) < +1/2 LSB (4) 이때 k는천이가발생한횟수를나타내며, INL(k) 는 (k번째천이까지의시간 - k LSB) 를, DNL(k) 는 (k번째천이까지의시간 - (k-1) 번째천이까지의시간 - 1 LSB) 를의미한다. k=0은첫코드가출현하는순간을의미하며게인은마지막 INL 값으로얻어질수있다. 그림 1은제안하는내장자체테스트방법의블록다이어그램을나타낸다. 테스트입력을제공하기위해램프신호생성기가사용되고, 4개의검출기가 ADC의정적테스트를수행하게된다. 테스트가시작되면초기값과오프셋이계산되며, 이후천이가발생할때마다 Tran 신호가활성화되어 INL과 DNL이동시에테스트된다. 테스트가종료될때최종값이테스트되며, 정적파라미터들중오차허용범위를넘는것이있을경우내장자체테스트가고장신호를출력한다. 만약그림 1의 OR 게이트를제거하여각검출기의출력을관찰한다면고장의종류에대해서도확인이가능하다. 그림 1의 IFO detector 는 ADC의초기값, 오프셋과최종값을테스트하며, 그구조는그림 2와같다. 테스트의시작과끝에 n-입력 NOR 게이트와 NAND 게이트가 ADC의출력이 000...00 로시작하여 111...11 로끝 normal mode input AMUX n-bit ADC (DUT) test stimulus (ramp) test Dn-1 ~ D0 C1, C0 ramp generator IFO detector R1+m, Rm INL detector test start test end test start test end Dn-1 ~ D0 Ⅱ. 제안하는내장자체테스트방법정적테스트에서는일반적으로오프셋, 게인, INL, DNL을테스트한다. 테스트입력신호가램프신호이고오차허용범위가 ±1/2 LSB일경우 n-비트 ADC에대한정적파라미터들의계산은다음과같이이루어진다. D1, D0 transition detector 2-bit detection Tran (2+m)-bit reference DNL detector m-bit up/down clock 그림 1. 제안하는내장자체테스트의구조 Fig. 1. The structure of the proposed BIST. pass/ fail (215)
32 아날로그 - 디지털변환기의정적파라미터테스트를위한내장자체테스트방법김인철외 n-bit ADC Dn-1 ~ D0 R1+m delay D-FF initial value, offset pass/fail Rm Dn-1 ~ D0 reference IFO detector D-FF test end 그림 2. IFO detector의구조 Fig. 2. The structure of the IFO detector. final value pass/fail 남을확인하게된다. 이를통해서 ADC의상위비트들에서고착고장등의오동작을검출해낼수있으며오프셋고장의검출은뒷부분에서설명하도록하겠다. 초기값의테스트가끝난후에, 천이검출기 (transition detector) 는 ADC의하위 2-비트값을관찰하면서 Tran 신호를활성화시킨다. Y. Wen의논문 [6] 에서는 ADC의최하위 1-비트만을관찰하였는데, 이로인해천이구간문제에취약점을가진다. 실제 ADC의값이변화하는구간에서는랜덤노이즈에의한불확실성이존재하여출력값이상승과천이를반복하는현상이발생할수있다 [9]. 따라서 ADC의최하위 1-비트만을관찰할경우천이구간내에서 Tran 신호를여러번활성화시키기때문에정적파라미터를올바르게테스트할수없게된다. 본논문에서는천이구간문제를해결하기위해기존에제안하였던천이검출기 [7~8] 와동일한구조를사용한다. 천이검출기내의 2-비트검출카운터는초기에 01 로세팅되어 ADC에서천이가발생될때마다카운터값을증가시키면서 Tran 신호를활성화시킨다. 이 Tran 신호는 INL 검출기와 DNL 검출기에서테스트를위해사용된다. 앞서설명한것과같이, 오프셋은첫코드의출현시점, 게인은마지막천이의시점, INL은각천이의시점을이용하여계산된다. 오차허용범위를 ±1/2 LSB로가정할때, 오프셋, 게인, INL의타이밍다이어그램은그림 3과같다. 이때 m 값은기존논문 [7~8] 에서와동일하게결정되어이경우 m=1이된다. 그림 3에서와같이, INL 검출기내에있는 (2+m)-비트참조카운터 (R 1+m R m-1) 는초기에 011 로세팅되며, 그림 3. 오프셋, 게인, INL 테스트의타이밍다이어그램 Fig. 3. The timing diagram of the offset, gain and INL test. clock C1 R1+m C0 Rm detection (2+m)-bit reference D-FF INL detector 그림 4. INL 검출기의구조 Fig. 4. The structure of the INL detector. INL pass/fail delayed Tran 상위 2-비트가 1 LSB마다 1씩증가한다. (1) 에서정리된것과같이오프셋테스트의오차허용범위가테스트시작으로부터 1/2 LSB 이므로상위 2-비트만이오프셋테스트에사용된다. 그림 2의 2-입력 NOR 게이트는 ADC의초기값이참조카운터의상위 2-비트가 01 일때발생하는지를테스트한다. 한편, INL 테스트는 Tran 신호를이용하여각천이시마다해당천이가오차허용범위내에발생했는지를테스트한다. 그림 3에서볼수있듯이, ADC의첫번째천이의오차허용범위는참조카운터의값이 100 101 인동안이다. 즉, 참조카운터의상위 2-비트가 10 일때가첫번째천이의오차허용범위이며, 이후의천이에대해서도참조카운터의상위 2-비트만을이용하여오차허용범위를표현할수있다. 이를회로로구현하여만들어진 INL 검출기의구조는그림 4와같다. 기존논문 [7,8] 에서천이구간이존재하는 ADC의출력값을받아이를제거하는 2-비트카운터 (stabilizer) 를사용한것과달리, 본구조에서는천이검출기의 2-비트카운터의값 (C 1, C 0 ) 을사용한다. 이천이검출카운 (216)
2012 년 5 월전자공학회논문지제 49 권 SD 편제 5 호 33 터의 2-비트값은현재 ADC의하위 2-비트값 (D 1, D 0) 보다 1만큼크게되므로비교를위해쓰이는참조카운터의초기값도이에맞게조절되어기존논문의방법 [7,8] 보다 1 LSB 빠르게설정된다. 만약참조카운터의 1 사이클후에천이가발생하여 INL 검출기에서고장을검출하지못하는경우가발생한다면, 다음에설명할 DNL 검출기에서고장을검출하게된다. DNL 테스트에서는각천이간의시간간격을계산한다. 무고장의 ADC의경우각천이사이의시간간격은 1 LSB 이므로, 실제각천이사이의시간간격에서 1 LSB를뺀결과가오차허용범위내에있는지를테스트하게된다. 기존논문 [6~7] 에서는이전천이가발생했을때의참조카운터의값과다음천이가발생했을때의참조카운터의값을비교하여 DNL 테스트를수행하였으나, 이러한방법은이전 / 다음천이들에대한모든경우의수를계산하여오차허용범위와함께이를회로로표현하여야한다. 만약오차허용범위가 ±1/2 LSB로주어지지않을경우, DNL 테스트회로는매우복잡해져하드웨어크기를증가시키게된다. 제안하는내장자체테스트에서는기존논문 [8] 에서와같이 m-비트의업 / 다운카운터를사용하여각천이간의시간간격을계산한다. Tran 신호가활성화될때 DNL 검출기내의업 / 다운카운터는모두 1 로초기화되며클록신호에따라하강카운트를시작한다. 하강카운트중카운터의모든값이 0 이되면상승카운트를하게되어, 업 / 다운카운터의값은초기화시점에서부터대칭의값을가지게된다. 이때이전천이시점으로부터 1 LSB가지난시점의카운터값이 000...00 이되도록한다면오차허용범위를간단한회로로구현할 수있다. 그러나기존논문 [8] 에서업 / 다운카운터가상승 / 하강카운트를반복하는것과달리제안하는방법에서는 Tran 신호간격마다하강-상승카운트를 1회만수행한다. 즉업 / 다운카운터의값이 111...11 에서 000...00 까지하강카운트를수행한후다시 111...11 까지상승카운트를진행한다음, 기존논문 [8] 에서는다시하강카운트를진행하지만제안하는 DNL 검출기에서는 111...11 의값을유지한다. 이로인해기존논문 [8] 과달리천이간의간격이 3, 5, 7,... LSB인경우의 DNL 고장도검출해낼수있다. 그림 5는 DNL 테스트의타이밍다이어그램을보여준다. 그림 5에서 Tran 신호가활성화될때업 / 다운카운터가초기화되고하강카운트를시작하며, 카운터의값이모두 0 이고플래그값이 1 일때 1 LSB가된다. 이때오차허용범위에해당하는카운터와플래그값은 00/0, 00/1, 01/1 의세가지이므로적은수의논리게이트를사용하여간단히구현이가능하다. 또한모든천이에대하여동일하게동작하므로기존논문 [6,7] 에서와같이모든경우의수를고려할필요가없다. 한편, 그림 5에서천이발생시점과 1 LSB 후를구간으로표현하여오차허용범위가중복되는현상이발생하는데, 이는기존논문 [6~8] 에서도동일하게발생하는현상으로, 각천이가시스템클록과비동기적으로발생하기때문에일어나는현상이다. 이는 m 값을증가시켜 1 LSB를더욱많은클록수로분할하면개선될수있으며, m 값을증가시키는방법은기존논문 [6~7] 에서는하드웨어크기를크게증가시켜적용하기힘들지만제안하는방법에서는카운터의크기를늘리는것으로비교적쉽게적용이가능하다. clock Tran... up/down up/down flag example 1 example 2...... XX 11 10 01 00 00 01 10 11 11 11...... X 0 0 0 0 1 1 1 1 1 1... 1 LSB acceptable range +1 /2 LSB 1/2 LSB............ 그림 5. DNL 테스트의타이밍다이어그램 Fig. 5. The timing diagram of the DNL test....... pass fail Ⅲ. 실험제안하는내장자체테스트구조의동작을검증하기위하여, ADC에고장과천이구간을삽입하여시뮬레이션을수행하였다. 실험에사용된 ADC는 8-비트플래시타입과 12-비트파이프라인타입이었다. 또한본논문에서는비교적정확도가높은램프신호를필요로하기때문에기존논문에서제안된정확도가높은램프신호생성기 [10] 를사용하였다. 그림 6은 ADC의상위비트들에대한고장과오프셋고장에대한시뮬레이션결과이다. 8-비트파이프라인 ADC가사용되었으며, 이때오프셋의오차허용범위 (217)
34 아날로그 - 디지털변환기의정적파라미터테스트를위한내장자체테스트방법김인철외 는 +1/2 LSB로가정하였다. 그림 6의 (a), (d) 는고장이없는경우, (b), (e) 는 ADC의상위비트중하나에고장이존재하여잘못된초기값 / 최종값이출력되는경우이며, (c) 는오프셋고장이존재하는경우이다. 초기값과오프셋의테스트후에, 천이검출기는 ADC의하위 2-비트를이용하여 Tran 신호를활성화시킨다. 이때천이구간문제의해결을검증하기위하여 ADC의출력에천이구간을삽입하였다. 삽입된천이구간의길이는각코드길이의 1% 미만이며랜덤함수를이용하여천이구간내에서의천이여부가결정되었다. 제안하는천이검출기에서생성된 Tran 신호를이 용하여, INL 검출기와 DNL 검출기에서 INL 테스트와 DNL 테스트가동시에진행된다. INL 테스트와 DNL 테스트의검증을위하여 12-비트 ADC를사용하여시뮬레이션이진행되었으며오차허용범위는 ±1/2 LSB 로가정, m 값은 2로설정하였다. 그림 7과 8은각각 INL, DNL 테스트의결과파형을보여준다. 그림 7과 8에서, 631번째천이가너무늦게발생하여 INL/DNL 테스트의오차허용범위를모두벗어났고, 이에따라각검출기의출력에서고장검출신호가발생한것을확인할수있다. 이와같은방법으로 Tran 신호를이용하여 INL 검출기와 DNL 검출기에 (a) (c) (b) (d) (e) 그림 6. 초기값 / 최종값과오프셋테스트의결과파형 Fig. 6. The waveform of the initial, final values and offset test. 그림 7. INL 테스트의결과파형 Fig. 7. The waveform of the INL test. (218)
2012 년 5 월전자공학회논문지제 49 권 SD 편제 5 호 35 그림 8. DNL 테스트의결과파형 Fig. 8. The waveform of the DNL test. 서각천이마다그테스트결과를출력하게된다. 기존논문의방법 [6~8] 과제안하는구조의하드웨어오버헤드와기타비교사항들을표 1에나타내었다. 하드웨어오버헤드는 2-입력 NAND 게이트를기준으로한게이트카운트를계산하였다. 표 1에서 a, b, c는오차허용범위를각각 ±1/2 LSB, ±3/8 LSB, ±7/16 LSB로설정했을경우를의미하며, 이때 m 값은각각 2, 4, 5로설정하였다. 또한 d는 ADC의상위비트들에존재하는고장의검출가능여부, e는천이구간문제의해결여부를의미한다. 표 1에서볼수있듯이, 제안하는방법은기존논문 [6] 보다항상작은크기의하드웨어를가진다. 이는제안하는방법에서천이검출기의크기가커지고새로추가된검출기가있음에도불구하고 INL, DNL 검출기의크기가크게줄어들었음을의미한다. 또한 m 값의크기가작을때, 새로운 DNL 검출기로인해기존방법 [8] 과제안하는방법의하드웨어크기가기존방법 [7] 보다약간더크지만, m 값이증가하여도하드웨어크기의증가폭이더작음을확인할수있다. 따라서제안하는방법은테스트하려는 ADC의크기가커지거나, 테스트의정확도를위해 1 LSB를보다많은클록수로나누어 m 값이증가하더라도내장자체테스트의하드웨어크기가크게증가하지않는다. 또한새로추가된검출기로인해기존방법 [8] 보다하드웨어의크기가약간증가하였지만 INL/DNL 검출기의개선을통해그증가폭을최소화하였다. 8-비트와 12-비트의 ADC에대한제안하는 IFO 검출기의크기는전체내장자체테스트의 12%, 14% 를차지한다. 하지만기존방법 [8] 에비해 INL, DNL 검출기의크기를각각 20%, 4% 줄임으로써하드웨어의증가를방지하였다. 뿐만아니라 ADC의상위비트들에대한고장을테스트할수있다는장점을가 표 1. 기존방법 [6~8] 과제안하는방법의비교 Table 1. Comparison of the proposed method with the previous ones [6~8]. 8- 비트플래시 기존방법 [6] 기존방법 [7] [8] 제안하는기존방법방법 a 211 147 (-30%) 157 (-26%) 162 (-23%) b 331 265 (-20%) 247 (-25%) 246 (-26%) c 394 326 (-17%) 279 (-29%) 283 (-28%) 평균 312 246 (-21%) 228 (-27%) 230 (-26%) a 283 147 (-48%) 157 (-45%) 167 (-41%) 12-비트 b 400 265 (-34%) 247 (-38%) 251 (-37%) 파이프 c 463 326 (-30%) 279 (-40%) 288 (-38%) 라인 평균 382 246 (-36%) 228 (-40%) 235 (-38%) d 가능 불가능 불가능 가능 e 불가능 가능 가능 가능 지며천이구간문제또한해결가능하다. 제안하는방법은 ADC의출력만을관찰하여정적파라미터를계산, 고장유무를판별하므로 ADC의타입에관계없이디지털신호로테스트가가능하다. 입력으로사용되는램프신호생성기는기존의성능이검증된것을사용하여신뢰도를높였고정적테스트를위한 4개의검출기는모두디지털회로로구성되어내장자체테스트에서발생할수있는오차를최소화하였다. 향후제안하는방법을기반으로한자체내장교정 (BISC, Built-in Self-Calibration) 연구에서실제칩을이용한실험을진행할예정이다. Ⅳ. 결론 본논문에서는 ADC의정적테스트를효율적인하드웨어로수행할수있는내장자체테스트방법에대하여제안하였다. 제안하는방법은정적테스트에서흔히쓰이는히스토그램방식대신에 ADC의천이를검출하 (219)
36 아날로그 - 디지털변환기의정적파라미터테스트를위한내장자체테스트방법김인철외 여테스트를수행한다. 이때반드시고려되어야하는천이구간문제를기존논문 [7~8] 에서와같이해결하였으며, 또한상위비트들에대한검증을수행할수있다. 이로인해검출기의수가증가하였지만 INL/DNL 검출기를개선함으로써전체적인하드웨어오버헤드의증가를방지할수있었다. III장의시뮬레이션결과는제안하는방법이효율적인구조를통해 ADC의정적테스트를수행할수있음을확인시켜준다. 참고문헌 [1] H. Jiang et al., Testing High Resolution ADCs with Resolution/Accuracy Deterministic Dynamic Element Matched DACs, Proc. of ITC., pp. 1379-1388, Oct. 2004. [2] 김기철외, 내장된자체테스트를위한저전력테스트패턴생성기구조, 전자공학회논문지, 제 47 권 SD 편, 제 8 호, 29-35 쪽, 2010 년 8 월. [3] M. Renovell et al., Hardware Resource Minimization for a Histogram-based BIST, Proc. of VTS, pp. 247-252, May 2000. [4] Y. Wang et al., Optimal Schemes for ADC BIST Based on Histogram, Proc. of ATS, pp. 52-57, Dec. 2005. [5] H. Xing et al., A Fully Digital-Compatible BIST Strategy for ADC Linearity Testing, Proc. of ITC, pp. 1-10, Oct. 2007. [6] Y. Wen, A BIST Scheme for Testing Analog-to-Digital Converters with Digital Response Analyses, Proc. of VTS, pp. 383-388, May 2005. [7] I. Kim et al., A New Analog-to-Digital Converter BIST Considering a Transient Zone, IEICE Trans. on Electron., vol. E90-C, no. 11, pp. 2161-2163, Nov. 2007. [8] I. Kim et al, Built-in Self-test for A/D Converters in the Presence of Transient Zones, Proc. of ISOCC, pp. 141-144, Oct., 2007. [9] M. Burns et al, An Introduction to Mixed-Signal IC Test and Measurement, Oxford University Press, pp. 460-461, 2001. [10] W. Lee et al., A High Precision Ramp Generator for Low Cost ADC Test, Proc. of ICSICT, pp. 2103-2106, Oct., 2008. 저자소개 김인철 ( 학생회원 ) 2005 년연세대학교전기전자공학과학사졸업. 2012 년현재연세대학교전기전자공학과통합박사과정. < 주관심분야 : 반도체, SoC 설계, SoC 테스트 > 장재원 ( 학생회원 ) 2005 년서강대학교컴퓨터학과학사졸업. 2007 년서강대학교컴퓨터학과석사졸업. 2012 년현재연세대학교전기전자공학과박사과정. < 주관심분야 : SoC 테스트, 아날로그테스트 > 강성호 ( 평생회원 ) 1986 년서울대학교제어계측공학과학사졸업. 1988 년 The University of Texas, Austin 전기및컴퓨터공학과석사졸업. 1992 년 The University of Texas, Austin 전기및컴퓨터공학과박사졸업. 1992 년미국 Schlumberger Inc. 연구원. 1992 년 Motorola Inc. 선임연구원. 2010 년현재연세대학교전기전자공학과교수. < 주관심분야 : SoC 설계, SoC 테스트 > (220)