pcb설계기술표준

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서라 은
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1 [ 팬도 ] - 목차 - 1. 목적 2. 적용범위 3. PCB 설계시일반적사항 4. 부품 PACKAGE 형태 5. 라이브러리설계기준 6. 배선시고려사항 7. IMPEDANCE CONTROL PCB 설계 경기도시흥시대은로 103 번길 7 신화프라자 802 호 Tel : ~2 Fax : 팬도

2 1. 목적 PAGE : 1 이설계기술은 H/W 설계과정에필수적인 PCB 설계시각단계별작업지침을명시하여고품질의 PCB 를설계하는데그목적이있다 2. 적용범위본설계기술은 ARTWORK 사업부에서 PCB 설계시적용한다. 3. PCB설계시일반적사항 3.1 일반적고려사항 1) 생산성 ( 자동삽입 ) 을고려해서배치한다. 2) 시험성을고려해서배치한다. 3) 회로특성및자동배선률을고려해서배치한다. 4) 열분산을고려하여배치한다. 5) Balance와안정감이유지되도록배치, 배선한다. 6) NOISE(crosstalk, undershoot, overshoot) 등의 signal integrity를고려해서배선설계한다. 7) 용도별사용 LOGICAL LAYER (1) DRAFT 1 : PCB_NAME_TAG, STACKUP등환경표현 (2) DRAFT 2 : BOARD DIMENSION (3) DRAFT 3 : 부품실장및배선금지영역설정 (4) DRAFT 4 : CONNECTOR, LED등고정부품표시 3.2 PCB 기구도및기준홀설계기준 1) PCB의기구도설계

3 PAGE : 2 2) PCB 기준홀설계기준 [ 단위 : mm ] * 기준홀은도금및 SOLDER MASK 를하지않는다. 3.3 ARRAY 형태의 1) ARRAY 된 PCB 의배열형태는동일한방향을원칙으로한다. * 장점 : - 부품의실장방향의 T식별이용이하다. - 프로그램작성및수정이용이하다. - 기판분리가용이하다. - 기계의효율이좋다.

PAGE : 3 3.4 보조가이드설계기준 1) 부품자동실장측면에서 PCB 의원활한이동을위하여아래그림과같이보조가이드를부착한다. 3.5 FIDUCIAL MARK 설계기준 1) 기판인식 MARK SMD 실장면 (Top, Bottom) 에다음과같이 FIDUCIAL MARK 를 2 곳이상에설계한다.

4 PAGE : 보조가이드설계기준 1) 부품자동실장측면에서 PCB 의원활한이동을위하여아래그림과같이보조가이드를부착한다. 3.5 FIDUCIAL MARK 설계기준 1) 기판인식 MARK SMD 실장면 (Top, Bottom) 에다음과같이 FIDUCIAL MARK 를 2 곳이상에설계한다. 가능한한대각선으로최장거리가 되도록배치한다. 2) 모양 : 장비의특성에따라차이가있으므로아래와같이 3 개모두를기본으로한다. * NOTE : 보호테두리는 PCB 제조시 or 취급시에 MARK 를보호하기위한것이다. * NOTE : 보호테두리의재질은동박 PATTERN 으로하고 SOLDER MASK 처리를한다

5 PAGE : 4 3) 부품인식마크 구 리드열 분 피치 [mm] 갯수 개 소 해당부품 4 방향 0.3 ~ 이상 4 2 # 1, # 2, # 3, # 4 # 1, # 4 또는 # 2, # 3 TCP, QFP QFP / PQFP, BGA 2 방향 0.65 이하 2 # 1, # 4 또는 # 2, # 3 VSOIC, 콘넥터 3.6 부품표시와센터마크 1) 각각의부품에는외곽표시 (Silkscreen), LOCATION(Ref, Des) 센터마크의실크를표기한다. =>Geometry 설계기준의 항목참조 * NOTE : 1. 센터마크는 SMD 부품에대해격자 (+) 로표기한다. 2. 외곽표시는 PAD 바깥쪽에표기한다. 3. BGA 의경우는실제부품의크기보다 0.2 mm 크게실크를표기한다.

6 PAGE : 5 4. 부품 Package 형태 1) IC Package 형태 Package Style Prefix bga cfp cqfp dip fp lcc plcc pga qfp pqfp sip sod soj sop ssop to sot tsop simm zip Package Style Ball Grid Array Ceramic Flat Package Ceramic Quad Flat Package Dual In-Line Package Flat Package Leadless Chip Carrier Plastic Leaded Chip Carrier Pin Grid Array Quad Flat Package Plastic Quad Flat Package Single In-Line Package Small Outline Diode Small Outline J-leaded Package Small Outline Package Shrink Small Outline Package Transistor Outline Small Outline Transistor Thin Small Outline Package Single In-Line Memory Module Zigzag In-Line Package

PAGE : 6 5. 라이브러리설계기준라이브러리는다음규격에따라설계한다. 만일, 해당규격이없는경우는반드시메이커에서 RECOMMEND하는 SPEC으로설계한다. 1) PAD SIZE 설정기준 (PAD규격이명시되지않은경우 ) 기준 X [mm] Y [mm] Z [mm] reflow + 0.05 + 0.05 + 0.5 wave + 0.05 + 0.00 + 0.

7 PAGE : 6 5. 라이브러리설계기준라이브러리는다음규격에따라설계한다. 만일, 해당규격이없는경우는반드시메이커에서 RECOMMEND하는 SPEC으로설계한다. 1) PAD SIZE 설정기준 (PAD규격이명시되지않은경우 ) 기준 X [mm] Y [mm] Z [mm] reflow wave ) CHIP RESISTORs 부품치수 [mm] REFLOW [mm] FLOW [mm] L W T X Y C P X Y C P

PAGE : 7 3) SOIC TYPE A ( mm ) B ( mm ) W ( mm ) L ( mm ) p ( mm ) SOP 5.7 10.0 7.7 12.0 0.5 0.5 1.5 1.5 1.27 TSOP 10.0 12.0 0.4 1.5 0.80 SSOP 5.7 10.0 7.7 12.0 0.4 0.4 1.5 1.5 0.635 0.

8 PAGE : 7 3) SOIC TYPE A ( mm ) B ( mm ) W ( mm ) L ( mm ) p ( mm ) SOP TSOP SSOP TSSOP * NOTE : 1.VENDER 에따라 LEAD FOOT PRINT 의길이차가있으나어떠한경우에도 LEAD 가 PAD 안쪽 또는밖으로나오지않도록설계한다. 2. 상기와같은경우는메이커의 RECOMMEND SPEC 에따라적용하거나다음기준으로설계 한다.[ 단위 : mm]

PAGE : 8 4) PLCCs Unit [mm] PLCC-20 A[mm] B [mm] 8.9 W [mm] L [mm] P [mm] PLCC-28 11.5 PLCC-44 16.5 PLCC-52 19.0 0.5 2.0 1.27 PLCC-68 21.5 PLCC-84 29.

9 PAGE : 8 4) PLCCs Unit [mm] PLCC-20 A[mm] B [mm] 8.9 W [mm] L [mm] P [mm] PLCC PLCC PLCC PLCC PLCC PLCC * NOTE : 1.VENDER 에따라 LEAD FOOT PRINT 에차이가있으나어떠한경우에도 LEAD 가 PAD 안쪽또는 밖으로나오지않도록설계한다. 2. 상기와같은경우는메이커의 RECOMMEND SPEC 에따라적용하거나다음기준으로설계한다. [ 단위 : mm]

PAGE : 9 5) QFP, PQFP [ 단위 : mm] [ 단위 : mm ] P [mm] 0.800 0.650 0.635 0.500 0.400 W [mm] 0.5 0.4 0.5 0.2 L [mm] 2.

10 PAGE : 9 5) QFP, PQFP [ 단위 : mm] [ 단위 : mm ] P [mm] W [mm] L [mm] 2.0 6) ARRAY RESISTER ( 부품크기 : 3.2mmL * 1.6mmW ) PIN 수단위 [mm] 8 PIN 10 PIN A B L W P

PAGE : 10 7) BGA & CSP (1) Pad 의설계 Pitch [ mm ] 1.27 1.0 0.8 0.5 Solder mask 0.65 0.60 0.50 0.04 pad 0.50 0.45 0.

7 (2) BGA용 Via Solder Mask처리 Top Solder Mask처리 : Drill Hole보다 0.1mm 크게한다. Bottom Solder Mask처리 : Via pad보다 0.

11 PAGE : 10 7) BGA & CSP (1) Pad 의설계 Pitch [ mm ] Solder mask pad Via Land Hole Pattern (2) BGA용 Via Solder Mask처리 Top Solder Mask처리 : Drill Hole보다 0.1mm 크게한다. Bottom Solder Mask처리 : Via pad보다 0.1mm 크게한다. (3) Silk인쇄와 Dead Space BGA의외곽 Silk인쇄는부품의실장상태를확인할수있도록사용되는부품의크기보다 0.2mm 더크게설계하고, 부품주위의 Dead Space는수리가가능할수있도록아래와같이정한다. (4) Silk인쇄와 Dead Space

12 PAGE : 배선시고려사항 6.1 기본적배선사항 (1) 배선폭및 CLEARANCE[ 단위 :mm] 구 분 베선폭 [ mm] PAD LAND TYPE DRILL 배선 GRID CLEARANCE T-T T-P V-V V-P PIN 간 1 선 /2.54mm 0.6 PIN 간 2 선 /2.54mm 1.5 ROUND PIN 간 3 선 /2.54mm SOP/1.27mm TSSOP/0.5mm (2) 전원층 (NEGATIVE) 배선 1 PCB 외곽선으로부터 0.5mm이상동박을제거한다. 2 POWER 분리선은 0.5mm 이상의두께를사용한다. 3 + 전원은 VCC층에, -전원은 GND 층으로분리한다. * +12V,-12V를한층에넣으면두층의전위차는 24V가된다. 그러므로 + 전압은모두 VCC층에분리하여넣고, -전원은 GND층에넣어같은층에서큰전위차가생기지않도록한다. 큰전위차의발생은 NOISE 발생의원인이될수있다. (3) Signal층 (POSITIVE) 배선 1 DIFFERENTIAL LINE은 +,-선의폭과길이를같은층에서같게배선한다. 2 신호층배선시가급적수평, 수직을구분하여배선설계한다.(Crosstalk방지) 3 PCB 기구HOLE과배선사이는 1.0mm이상의이격거리를유지한다. 4 곡점을갖는배선은 45도이상의굴곡을유지한다. 5 중요도가높은것 (CLOCK신호) 부터최단거리로배선을한다. 6 빠른신호선과입력, 출력신호들과는격리배선한다. 7 배선은가급적 Daisy chaim 방식으로배선한다. 분기 PATTERN 설계는금지 ( T분기와 + 분기의사용을최소화 ) 한다.

13 PAGE : 12 (4) 전원 LINE 대책 - Decoupling Capacitor는 IC 부품의전원핀과가장가까운곳에배치한다. - 전원선 (VCC, -48V, +12V, GND등 ) 은짧고두껍게배선하고가능한한전원층 (NEGATIVE) 에서배선한다 (5) CLOCK LINE(X-TAL,OSC) 배선요령 - CLOCK LINE은주위를 GND로 Shielding한다. - CLOCK LINE은다른신호보다먼저배선하고외층면에배선한다. - CLOCK LINE과 DATA BUS LINE과의평행배선은피한다. - CLOCK LINE 배선은가능한한 VIA를사용하지않고같은층에서배선한다. (6) BUS LINE 배선방법 - CLOCK LINE과 BUS LINE은서로평행하게배선하지않는것을원칙으로한다. 단, 평행하게배선할필요가있는경우그사이에 GND 신호를삽입한다. (7) 1차 /2차측분리배선한다.(PHOTO COUPLER, RELAY, TRANS) - 1차측회로는소전류, 저전압신호로써노이즈가포함된회로이며, 2차측은대전류고전압신호가흐른다. 따라서입력신호와출력신호를완전히분리시키고, 배선은입력신호와출력신호가평행이되지않도록한다. (8) OP AMP 배선방법 OP AMP의입력측은짧고두껍게배선하고 (+),(-) 의패턴길이는똑같이배선한다. (9) FILTER 배선방법 - 입력 PATTEN끼리는서로교차하지않게배선한다. - FILTER까지의배선은직선으로한다. - 입력선과출력선을평행하게배선하지않는다. - FILTER를사용한 LINE은 GROUND로 Shielding한다. - CONNECTOR에서 FILTER까지의배선은직선으로한다.

14 PAGE : GND종류및처리방법 (1) PCB LAYER 별 GND - 양면 : GND PATTERN 을굵고짧게하며그물형 GND PATTERN 방식을사용한다. - 4 층이상 : 최소한한층이상으로 GND 층을삽입한다. (2) 목적에맞추어서 GND COPPER 종류를달리한다. - 공급원 GND : 전원 GND 공급원의패턴을굵게하여전원의안정화를꾀한다. - 전면 GND : 전원의임피던스감소를목적으로한다. BETA GROUND 의꼭지점에는반드시 GROUND VIA 를삽입한다. BETA GROUND 내에가능한많은 GROUND VIA 를삽입한다. 6.3 PAD 의 Trace 설계시고려사항 (1) 부품의회전을막기위해 PAD 및 Trace 를대칭으로설계한다. (2) PAD 를관통하는 Through-Hole 은금한다.

15 PAGE : DRC 체크 1) DRC 조건 * PCB제조업체의제작사양및제한환경을기준으로하여 DRC(Design Rule check) 체크를실시한다 - Trace to trace clearance : 0.12mm 이상 - Trace to pad clearance : 0.12mm 이상 - Trace to via clearance : 0.12mm 이상 - Via to via clearance : 0.3mm 이상 - Pad to pad clearance : 0.3mm 이상 - Pad to via clearance : 0.3mm 이상 2) 체크방법 - CAD Tool layout에서 On-line 체크를원칙으로하며만일 On-line 체크를적용하지않고 설계한경우에도반드시 Gerber Data를생성하기전에 DRC(Design Rule Check) 체크를한다. 6.5 결과물출력 (Gerber Data) Gerber Data 파일 * 각LAYER FILE (GERBER/PDF) * SILK TOP/BOT (GERBER/PDF) * SOLDER MASK TOP/BOT (GERBER/PDF) * DRILL TABLE GB (GERBER/PDF) * MECHANICAL DRAW (GERBER) * TOP/BOT_PASTE (GERBER/PDF) * DRILL DATA/BIT

16 PAGE : 15 * APERTURE LIST/PCBG * Netlist * neutral_file * BOM * location_smd * MOUNTING DRAWING (PDF) * 회로도 (PDF) 2) GERBER FORMAT * DATA FORMAT : GERBER * COORDINATE : 2.3 * DATA CODE : ASCII * E.O.M CODE : * * STOP CODE : MO2 * DATA UNIT : MILS * DATA MODE : ABS(o) 7. Impedance controlled PCB 설계 7.1 Impedance의정의전파지연 (Propagation Delay) 이없는균일전송선로 (Transmission Line) 상의매 Point에서의전류대전압의비를말한다. 직류및교류에의해발생하는저항치의총계를말하고,Zo로표시하며 Resistance, Capacitance, Reactance,Inductive Reactance의조합으로그단위는 (Ohm) 이다. 7.2 PCB S 임피던스 Signal과 Reference Plane사이의 Line Geometry,Dielectric Distance 그리고층을분리하는물질의 Dielectric Constant의함수이다. Reference Plane이없는 Characteristic Impedance는있을수없으며, MLB에서의 Reference Plane은 Power or Ground층이다

17 PAGE : 16 * 임피던스 PCB 설계방법 1) 설계요구된보드의 PCB 두께와임피던스값을확인한다. 2) 임피던스 PCB 설계의구조를이해 (Stripline, MicroStripline etc) 한다. 3) PCB 제조업체로부터입수된임피던스설계란 PCB 유전율 (Er) 과 Tine Core, Prepreg 의 사양을입수한다. 사양을가지고최적의임피던스적층구조를결정한다. 4) 총두께에맞추어해당 layer 의임피던스를규정된값으로 control 한다.(trace width 조정 ) 5) 임피던스적층구조가결정된후임피던스계산툴을이용하여요구한임피던스값에대한 trace width 정보를얻는다. 6) 보다정확한임피던스 PCB 설계를하기위해서는 PCB 제조업체에 PCB 두께, 임피던스적층구 조를의뢰하여제조업체에서요구한사양대로임피던스 PCB 설계를한다. 7.3 임피던스에영향을미치는 Factor PCB 상의회로들은다음과같은 Factor 들에의해복합적으로구성되어있다. 1) 회로폭 (W), 회로두께 (T) 2) 절연두께 (H) 3) 회로의형태 4) 유전율 (Er) 임피던스감소 1) 회로폭 & 회로두께증가 ( 반비례 ) 2) 절연간격감소 ( 비례 ) 임피던스증가 1) 레진함량증가 ( 비례 ) => 더얇은 Prepreg 2) 절연상수의감소 7.4 임피던스회로의구성 1) Surface Micro Strip Line Cu Pattern PrePreg Trace 가 PCB 의외곽층에위치 Reference Plane (Power or Ground)

18 PAGE : 17 2) Embedded Micro Strip Line 그라운드가한쪽에만있고 Trace 가 PCB 내층에위치 3) Strip Line 한개의 Trace 가내층에서양쪽에그라운드층사이에위치 4) Dual Strip Line 두개의 Trace 가내층에서 양쪽에그라운드층사이에위치 7.5 원자재의두께및유전율 1) Core CCL Thin Core(0.8t이하 ) : 동박을제외한 Epoxy만의두께를사용한다 t, 0.08t, 0.1t, 0.15t, 0.2t, 0.3t, 0.4t, 0.5t, 0.6t, 0.8t 정도가일반적인사항이고, 그외에주문사양에따라원자재가구매될수도있다. 2) Prepreg 국내에서입수할수있는 Prepreg는일반적으로 4가지형태로된다. 즉, 1080, 2116, 7628 이며그두께는일반적으로각각 0.06mm,0.12mm,0.18mm,0.2mm 정도이다. 첫째로 1080의경우층간 2장이상사용해야절연특성및최소절연두께요구치를만족시킬수있으며, 둘째로각 Prepreg들을층간 3장이상사용할경우적층공정에서층간쏠림현상등의부적합발생율이매우높아진다는것이다. 또한 Prepreg의특성상 PRESS 작업전후의두께에심한편차를보이는경우가있어반드시공정변수를고려하여설계하여야한다.

19 PAGE : 18 간단한 Impedance계산에서는 mm, mm, mm, mm, mm 에공차 10% 씩을적용하면무난하다. 3) Copper Foil 현재작업가능한동박두께는 1/2[Oz], 1[Oz], 2[Oz] 정도이며, 각각의두께 mm,0.0350mm, mm 정도를사용하면된다. 단, 내층의경우에는 Oxidation 공정을비롯한기타여러가지공정변수에의하여동박두께가일정량감소되는경우가있으며, 외층동박의경우에는도금의영향으로두께가약 30~80 m 정도증가될수있다. 4) 원자재의유전율제품모델별, Lot 별편차가심하며, 또한적층공정에서 Resin 의함량및 Flow-rate에따라유전율이변화한다. 일반적인임피던스계산에서는 4.4~4.8 10% 정도를사용하면된다. 7.6 Differential Impedance Zo Zo 1) 개요그림과같이나란히지나가는두회로에서는한회로에는 (+) 신호가다른한회로에는 (-) 신호가전송될때, 두회로의상호작용에두회로에의 Impedance 절대값의합과 Crosstalk coefficient에의해 Differential Impedance가결정된다. 2) Advantages of Differential Signal Transsmission - High Clock Rate Possible(>100 MHz) - Low EMI Spectrum ( Low Signal Lift에기인 ) - Low Power Consumption

20 PAGE : 특성임피던스반사에의한신호왜곡제어 (Reflection) 반사파에대한제어과정을통하여신호의 Undershoot, Overshoot, 그리고 Ringing Back이라는 Noise 성분을최소화할수있다. 구동된신호의반사파는신호가진행하는전송선통로의특성임피던스값이변화할경우발생하게된다. 따라서 1차적으로반사파에의한신호왜곡을최소화하기위하여특성임피던스를동일하게유지시킬수있도록고려하여야한다. PCB상에구성된전송선의특성임피던스는선폭, 선두께, Reference Plane과의거리, FR4의유전율과같은 PCB Parameter값과전송선상에추가로작용하는부하요인에의하여결정되어진다. 또한동일한상기 Parameter값을갖는신호선이라도그구성에있어 Micro Strip, Strip, Dual Strip등각종 PCB 적층구조에따라특성임피던스값은변하게된다. 참고로 Strip Line 구조를갖는전송선의고유특성임피던스 (Z0) 와고유 Propagation Delay(Tp0) 는다음의공식을통하여계산할수있다. 7.8 특성임피던스제어를통한반사파제어단위길이당균일한부하 CL을갖는전송선의경우전송선의특성변화는다음과같은공식으로나타낼수있다. ZL = Z0 / {1 + ( CL / C0 )} Tp = Tp0 x {1 + ( CL / C0 )} ZL : 추가된부하요인에의하여변경된전송선의특성임피던스 TpL : 추가된부하요인에의하여변경된단위길이당 Propagation Delay CL : 추가된부하요인에의하여변경된단위길이당분산 Load Capacitance 앞에서언급한공식을이용하여우리는제조된 PCB 전송선의 Z0 와 Tp0 값을알수있다. 그렇다면 상기의 Parameter 중 CL 과 C0 의값을구하면원하는값 ZL 을산출할수있을것이다. 단위길이당 분산된고유캐패시턴스 C0 는다음공식을이용하여계산할수있다. C0= Tp0 / Z0

21 PAGE : PCB 신호선의 Impedance를제어하는목적 1) 신호의전송통로상에서발생할수있는반사파의제거 2) Termination Method 및 Value의산출 3) Crosstalk 발생요인의최소화 4) Flight Time의예측을통한설계마진의확보 PCB 설계영업및 PCB 제조문의담당자 : 박을식대표핸드폰 : 개인 adetec@hanmail.net 회사 pandoman@empal.com PCB 설계기술문의 (Impedance 설계 ) 담당자 : 오원석팀장핸드폰 : 개인 ohws@lycos.co.kr 회사 pandoman@empal.com PCB 설계기술문의 (High-Speed, Simulation) 담당자 : 정삼준부장핸드폰 : 개인 cadman3@lycos.co.kr 회사 pandoman@empal.com

팬도캐드소개

팬도캐드소개 제목 : 4 층 50Ω, 55Ω, 90Ω Diff,100Ω Diff (1.46T) PCB 재질 : FR4( Er = 4.4 ) 외층 / 내층 : 1 Oz PCB 두께 : 1.46T ±10% CCL= 1.2T C 1/1 L3 0.08mm 0.08mm 0.09mm 0.09mm 0.26mm 0.26mm 프리프레그 (PrePreg) : 1080 0.06 mm, 2116