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자현 주
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1 Journal of the Korea Institute of Information and Communication Engineering 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar MCU 용 Fast 256Kb EEPROM 설계 김용호 박헌 박무훈 하판봉 김영희 * Design of a Fast 256Kb EEPROM for MCU Yong-Ho Kim Heon Park Mu-Hun Park Pan-Bong Ha Young-Hee Kim * Department of Electronic Engineering, Changwon National University, Gyeongnam , Korea 요약 본논문에서는 MCU(Micro Controller Unit) IC 를위한 50ns 256Kb EEPROM 회로를설계하였다. 설계된 EEPROM IP 는기준전압을이용한차동증폭기형태의 DB(Data Bus) 센싱회로를제안하여읽기동작시데이터센싱속도를빠르게하였으며, DB 를 8 등분한 Distributed DB 구조를적용하여 DB 의기생커패시턴스성분을줄여 DB 의스위칭속도를높였다. 또한기존의 RD 스위치회로에서 5V 스위치 NMOS 트랜지스터를제거함으로써읽기동작시 BL 의프리차징시간을줄여액세스시간을줄였고데이터센싱시 DB 전압과기준전압간의전압차 ΔV 를 0.2VDD 정도확보하여출력데이터의신뢰도를높였다. 매그나칩반도체 0.18μm EEPROM 공정으로설계된 256Kb EEPROM IP 의액세스시간은 45.8ns 이며레이아웃면적은 μm μm 이다. ABSTRACT In this paper, a 50ns 256-kb EEPROM IP for MCU (micro controller unit) ICs is designed. The speed of data sensing is increased in the read mode by using a proposed DB sensing circuit of differential amplifier type which uses the reference voltage, and the switching speed is also increased by reducing the total DB parasitic capacitance as a distributed DB structure is separated into eight. Also, the access time is reduced reducing a precharging time of BL in the read mode removing a 5V NMOS transistor in the conventional RD switch, and the reliability of output data can be secured by obtaining the differential voltage (ΔV) between the DB and the reference voltages as 0.2*VDD. The access time of the designed 256-kb EEPROM IP is 45.8ns and the layout size is μm μm based on MagnaChip's 0.18μm EEPROM process. 키워드 : 고속, 마이크로컨트롤러, EEPROM Key word : High Speed, MCU, EEPROM 접수일자 : 심사완료일자 : 게재확정일자 : * Corresponding Author Young-Hee Kim( youngkim@changwon.ac.kr, Tel : Department of Electronic Engineering, Changwon National University, Gyeongnam , Korea Open Access print ISSN: online ISSN: This is an Open Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License( by-nc/3.0/) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited. Copyright C The Korea Institute of Information and Communication Engineering.

2 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar Ⅰ. 서론비휘발성메모리 IP는스마트카드와비접촉카드, 모바일통신, 자동화응용제품의 MCU(Micro Controller Unit) 등의광범위한 SoC(System on Chip) 분야에사용되고있으며고속의읽기와쓰기동작및저전력소비의특성을가진비휘발성메모리가요구되고있다 [1,2]. 실시간정보갱신, 보안데이터저장, 명령코드저장등의기능을하는 MCU용내장형비휘발성메모리로명령코드저장용인 OTP(One-Time Programmable) 메모리와, 사용자데이터저장을위한내장형 EEPROM 메모리가사용되고있으며 1Mb 이하의비휘발성메모리로는 EEPROM이주로사용되고있다 [3]. 기존의 EEPROM의설계기술동향으로는저면적, 저전력, 고속의설계기술이제안되었다. 저면적 EEPROM 설계기술은 SSTC EEPROM 셀이제안되었고 [4], EEPROM 셀어레이에서매 word 단위로분리되었던 HPW (High-Voltage P-Well) 을동작모드별동일한바이어스전압이인가되는인접한 2 워드 (word) 단위로 HPW을공유하여 EEPROM 셀어레이의면적을줄였다 [5]. 그리고저전력설계기술로는대기전류 (stand-by) 전류를줄이기위해기준전압발생기회로가필요없는디지털센싱방식의 DB 센싱회로, 저전력 DC-DC 변환회로설계가제안되었다 [6]. 또한고속의동작을구현하기위해 distributed DB (Data Bus) 방식의회로설계기술이제안되었다 [4]. 그리고 EEPROM Function 테스트시테스트시간을줄이기위해 32 워드 (=512bit) 의페이지버퍼회로를사용하였다. 한편 EEPROM 셀의 V T 변도 (variation) 을보증 (guarantee) 해주기위해웨이퍼테스트시 V T shift 만큼감안한외부 VRD 전압으로 EEPROM 셀을 read하는 Write-Verify- Read 모드가제안되었다 [5]. 본논문에서는 50ns의액세스시간을갖는고속의 256Kb EEPROM IP(Intellectual Property) 를설계하였다. 고속의 EEPROM을구현하기위해기준전압을사용한차동증폭기형태 (Differential Amp Type) 의 DB 센싱회로를제안하여액세스시간을줄였으며, 8개로분리된 Distributed DB 구조를적용하여 DB의기생하는커패시턴스성분을줄여스위칭속도를높였다. 또한기존의 RD 스위치회로에서 Native 트랜지스터의 Off-leakage 전류를줄이기위해사용된 5V NMOS 트 랜지스터를제거함으로써 BL의프리차지시간을줄이고 DB의센싱전압 (ΔV) 을확보해고속의안정적인동작이가능하도록하였다. 설계된 256Kb EEPROM IP의액세스시간은 45.8ns이고매그나칩반도체 0.18μm EEPROM 공정으로설계되었으며, 레이아웃면적은 μm μm이다. Ⅱ. 회로설계 매그나칩반도체 0.18μm EEPROM 공정을사용하여설계된 256Kb EEPROM IP의주요특징은표 1과같다. SSTC(Side-wall Selective Transistor Cell)[4] 구조의 EEPROM 셀을사용하였으며, VDD 전압은 1.8V이고, 온도범위는 -40 ~ 85 이다. 동작모드는 page erase, page buffer load, page program, normal read, writeverify-read 모드가있다. Page erase와 page program은 32 워드단위로수행되며, page buffer load와 read 동작은워드단위로이루어진다. 표 1. 50ns 256Kb EEPROM IP 의주요특징 Table. 1 Major specifications of 50-ns 256-kb EEPROM IP 항목 공정 EEPROM 셀 주요특징 MagnaChip's 0.18 μm EEPROM SSTC Program Memory 256Rows 1024Columns 셀어레이 Data Memory 4Rows 1024Columns Option Memory 2Rows 1024Columns 전원전압 (VDD) 1.8V 온도 -40 ~ 85 동작모드 Write bit / Read bit Write Time Access 시간 Page Erase Page Buffer Load Page Program Normal Read Write-Verify-Read Power Down 512bit / 16bit 2.5ms 50ns 568

3 MCU 용 Fast 256Kb EEPROM 설계 설계된 50ns 256Kb EEPROM IP는그림 1의블록도에서보는바와같이 program memory, data memory, option memory 영역으로구분되며, Write 테스트시간을줄이기위해 32 워드의페이지버퍼 (page buffer) 를사용하였다 [5]. 행디코더 (row decoder) 는행어드레스 (row address) A[15:6] 를디코딩하여각메모리영역의 WL(Word-Line) 인 WL_PM[255:0], WL_DM[3:0], WL_OM[1:0] 중한 WL을활성화시킨다. Page buffer load 모드에서열어드레스 (column address) A[4:0] 는입력된워드데이터 DIN[15:0] 를페이지버퍼에 load 하기위해사용된다. 그리고 read 모드에서열어드레스 A[5:0] 는 RD(Read Data) 스위치를통해선택된 WL 에연결된 64 워드셀중선택된워드셀의데이터를출력하기위해사용된다. DOUT 버퍼는 RD S/A (sense amplifier) 와 Dout 버퍼로구성되어있으며, 선택된워드셀의데이터가 RD S/A를통해센싱된후 Dout 버퍼를통해 DOUT[15:0] 포트로출력시킨다. 그림 1의제어로직블록 (control logic block) 은동작모드에따라 EEPROM 내부회로에필요한제어신호를발생시킨다. DC-DC 변환기는 EEPROM 셀의 read 모드에필요한 VRD (read voltage) 전압및 write 모드에필요한 VPP와 VPPL 전압을공급한다. 인터페이스신호는크게제어신호 (RSTb, PWRDN, RD, ERS, PGM, LOAD와 WVRb), 어드레스 A[15:0] 신호, 입력데이터 DIN[15:0] 와출력데이터 DOUT[15:0] 신호가있다. 그림 1. 50ns 256-Kb EEPROM IP 의블록도 Fig. 1 Block diagram of 50-ns 256-kb EEPROM IP 그림 2. 기존의 Digital DB Sensing 회로 [4] Fig. 2 Conventional digital DB sensing circuit[4] 그림 2는기존의 Digital DB 센싱회로로써읽기동작시 DB를 VDD로프리차징시키는 Low Impedance 풀-업트랜지스터 (MP1) 와데이터 1 로프로그램된 EEPROM 셀을읽을시발생하는 DB의누설전류에의한전압강하를제거하기위해사용된 High Impedance 풀-업트랜지스터 (MP0) 및 DB에전달된데이터를 DOUT으로출력하고래치에저장하는 Negative Level Sensitive D-래치로구성되어있다. 디지털 DB 센싱회로는별도의기준전압이필요없어전력소모가작으며회로가상대적으로간단하여저면적을필요로하는장점이있다 [4]. 그러나데이터센싱방식이 Clocked Inverter의 V IH (Input High Voltage) 및 V IL (Input Low Voltage) 전압을이용하기때문에 DB 전압이 V IH 이상올라가거나 V IL 이하로떨어져야만정확한데이터센싱이가능하다. 기존 RD S/A회로의 Clock Inverter의 Normalize된 V IL 과 V IH 값은각각 0.417, 0.687이며 0 으로프로그램된 EEPROM 셀의경우 Normalize된 DB 전압이 이하로떨어져야만센싱이가능하며여기에센싱여유를고려할경우더낮은전압에서센싱이이루어지게된다. 이러한경우 DB 전압이충분히방전될때까지시간이필요하므로액세스시간이 50ns 이하의고속동작을요구하는 EEPROM에서사용하기에는적합하지않다. 그림 3은제안된차동증폭기형태의 DB 센싱회로로써 PMOS 풀-업트랜지스터와센스증폭기기반의 D Flip-Flop 회로로구성되어있다. 센스증폭기기반의 D Flip-Flop 회로의입력단에는 DB가연결되고차동입력으로는 0.75 VDD의기준전압이인가되어 DB 전압과기준전압의차가발생하여차동입력전압이변하기 569

한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar. 2015 시작할때 SAENb (Sense Amplifier ENable bar) 신호에의해센스증폭기가동작하여작은입력전압차를증폭시켜출력단으로내보내게된다.

3 Proposed DB sensing circuit of differential amplifier type 그림 4에 4개로분리된 DB 구조와 [4] 8개로분리된 DB 구조를나타내었다.

4 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar 시작할때 SAENb (Sense Amplifier ENable bar) 신호에의해센스증폭기가동작하여작은입력전압차를증폭시켜출력단으로내보내게된다. 차동증폭기의출력은 D Filp-Flop 입력단과연결되어 DB 전압이기준전압이상일때에는출력으로 VDD를, 기준전압이하일때에는 0V가출력되게된다. 차동증폭기형태의 DB 센싱회로는 DB 전압과차동입력인기준전압의차를증폭하는방식을사용하여고속의데이터센싱이가능하다. (a) 그림 3. 제안된차동증폭기형태의 DB 센싱회로 Fig. 3 Proposed DB sensing circuit of differential amplifier type 그림 4에 4개로분리된 DB 구조와 [4] 8개로분리된 DB 구조를나타내었다. 동작속도에영향을미치는 DB의기생하는커패시턴스성분은주로 DB의 Interconnect 커패시턴스및 5V NMOS의접합커패시턴스, 게이트 overlap 커패시턴스성분으로구성되어있다. 그림 4(a) 의 4개로분리된 DB 구조 [4] 에서는 56.6fF의 Interconnect 커패시턴스와 12.9fF의접합커패시턴스와 0.817fF의게이트 overlap 커패시턴스를가지는 5V NMOS 트랜지스터가 16개연결되어있어전체기생하는커패시턴스는 276.3fF 정도이다. 본논문에서는 8개로분리된 DB 구조를사용하여 DB의 Interconnect 커패시턴스를 32fF 정도로줄였으며 8개의 5V NMOS 트랜지스터가연결되어전체기생하는커패시턴스를약절반정도인 fF로줄여 DB 방전 (discharging) 시간감소에따른고속데이터센싱이가능하도록하였다. (b) 그림 4. Distirbuted DB 구조 (a) 4 개로분리된구조 [3] (b) 8 개로분리된구조 Fig. 4 Distributed DB structures : (a) separated into four and (b) Separated into eight 그림 5(a) 는기존의 RD 스위치 [4] 회로로써 EEPROM IP가읽기모드에서동작할때열어드레스에의해선택된 BL을 DB로연결시켜 EEPROM 셀의데이터를 RD S/A로전달하는역할을한다. EEPROM IP가쓰기모드에서동작할때 BL에는 VPP(=14V) 또는 VPPL(=11V) 과같은고전압이인가되기때문에스위칭트랜지스터로는고전압을보증할수있는 Native HV NMOS 트랜지스터가사용되었으며, Native 트랜지스터의특성상 0.3V 정도의낮은문턱전압 (threshold voltage) 값을갖기때문에 VDDP(=3.15V) 전압으로구동될경우최대 1.98V의 VDD의전압이인가되는 BL과 DB를 V T 손실없이전달할수있다. 570

5 MCU 용 Fast 256Kb EEPROM 설계 이불가능하게된다. 이러한문제점을해결하기위해본논문에서는그림 5(b) 의 5V NMOS 트랜지스터를제거한 RD 스위치회로를사용하므로 BL 프리차징속도를높여기존의 33.3ns 였던프리차징시간을 20ns로줄여액세스시간을빠르게하였다. 또한 1 로프로그램된 EEPROM 셀을읽는경우발생하는 DB의전압강하현상을제거하여안정적인데이터센싱이가능하도록하였다. (a) Ⅲ. 모의실험및결과 그림 6은 VDD=1.62V, VDDP=3.0V, Temp.=85, slow 모델파라미터의모의실험조건에서 Distributed DB 구조별모의실험결과를보여주고있다. 기준전압은 0.75VDD 이며 DB 센싱전압을확보하기위해 0.5VDD 전압에서 SAENb 신호에의해센싱되도록설계하였다. 0.5VDD 전압기준 4개로분리된구조와 8개로분리된구조의 DB 방전시간은각각 43.22ns와 40.01ns 으로약 3.21ns 정도줄었다. (b) 그림 5. (a) 기존의 RD 스위치회로 [4] (b) 개선된 RD 스위치회로 Fig. 5 Distributed DB structures : (a) separated into four and (b) Separated into eight 또한지우기모드에서 BL에 14V가인가되고 DB는 VDD 전압으로프리차지된경우 Off 된 Native HV NMOS 트랜지스터를통해 81nA(10pA/ μm 8μm 1024EA) 정도의 Off-Leakage 전류가흐르게된다. 기존의회로에서는저전력특성을확보하기위해 Off- Leakage 전류를줄이기위한방법으로써 5V NMOS 트랜지스터를직렬로연결하여 Off-leakage 전류를 9.2nA (3pA/ μm 3μm 1024EA) 수준으로낮추었다 [4]. 그러나 5V NMOS 트랜지스터를추가로사용함으로써스위치를통해흐르는 On 전류가줄어들게되어 BL의 VDD 프리차징시간이늘어나프리차징구간동안 BL 전압이 VDD 전압까지도달하지못하는단점이있다. 이러한현상으로인해 1 로프로그램된 EEPROM 셀을읽는경우 DB의전압강하로인해안정적인데이터센싱 그림 6. Distributed DB 구조별모의실험결과 Fig. 6 Simulation results according to the distributed DB structures 그림 7에 RD 스위치의 5V NMOS 트랜지스터유무에따른 BL 프리차징모의실험결과를나타내었다. 프리차징시간동안 RD 스위치회로에 5V NMOS 트랜지스터가사용된경우와제거한경우 BL의전압이 0.75VDD 까지도달하는시간은각각 10.7ns와 2.96ns 이다. 571

6 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar 그림 7. RD 스위치의 5V NMOS 트랜지스터유무에따른 BL 프리차징모의실험결과 Fig. 7 Simulation results of BL precharging according to the presence or absence of a 5V NMOS switch in the RD switch structures 개선된 RD 스위치를사용할경우프리차징시간동안 BL 전압은 VDD 전압에거의근접함을보여주고있다. 모의실험조건은 Worst Case인 VDD=1.98V, VDDP=3.0V, Temp.=-40, SS(Slow NMOS, Slow PMOS) 모델파라미터를사용하였다. 그림 8에 DB 센싱전압과기준전압간의전압차 ΔV 의모의실험결과를나타내었다. 그림 8(a) 와 8(b) 는각각읽기모드에서 Erased EEPROM 셀과 Programmed EEPROM 셀의 DB 전압파형을나타내었다. 약 0.2VDD 이상의 Normalized ΔV 값을가지기위해 SAENb 신호의지연 (delay) 시간을조절하였다. Erased 된 EEPROM 셀의경우최소 ΔV는 VDD=1.62V, VDDP=3.3V, Temp.=-40, SF(Slow NMOS, Fast PMOS) 모델파라미터의모의실험조건에서 0.382V 로써 Normalized 된값은 0.24이며 P프로그램된 EEPROM Cell의경우최소 ΔV는 VDD=1.98V, VDDP=3.0V, Temp.=25, SF 모델파라미터모의실험조건에서 0.388V로써 Normalized 된값은 0.193이다. (a) 그림 9. 읽기모드에서의 Critical Path 모의실험결과 Fig. 9 Critical-path simulation result in the read mode (b) 그림 8. DB Sensing Voltage(ΔV) 모의실험결과. (a) 0 으로프로그램된경우 (b) 1 로프로그램된경우 Fig. 8 Simulation results of DB sensing Voltage (ΔV) : (a) in case of being programmed with 0 and (b) in case of being programmed with 1 그림 9는 VDD=1.62V, VDDP=3.0V, Temp.=85, SS 모델파라미터의조건에서읽기모드에서의 Critical Path 모의실험결과를보여주고있다. RD신호가활성화되면 RDEN 신호에의해 BL이 P프리차징된다. 이때 DB는대기상태모드에서활성화된 PRECHARGE 신호에의해 VDD로프리차징된다. PRECHARGE 신호가 Disable 되면 XDEC_EN 신호에의해 WL이활성 572

MCU 용 Fast 256Kb EEPROM 설계 화되면서 EEPROM 셀의데이터가 RD 스위치를통해 DB로전달된다. 데이터가전달된후내부지연에의해 SAENb 신호가활성화되면서 DB S/A에의해 DB의데이터가감지되어 DOUT 노드로출력된다. 모의실험결과액세스시간은 erased cell과 programmed cell의경우 45.8ns로써동일하다. 시간을줄였다.

7 MCU 용 Fast 256Kb EEPROM 설계 화되면서 EEPROM 셀의데이터가 RD 스위치를통해 DB로전달된다. 데이터가전달된후내부지연에의해 SAENb 신호가활성화되면서 DB S/A에의해 DB의데이터가감지되어 DOUT 노드로출력된다. 모의실험결과액세스시간은 erased cell과 programmed cell의경우 45.8ns로써동일하다. 시간을줄였다. 또한기존의 4개로분리된 Distributed DB 구조를 8개로분리하여 DB 스위칭시간을 3.21ns 정도줄였으며기존의 RD 스위치회로에서 Native 트랜지스터의 Off-leakage 전류를줄이기위해사용된 5V NMOS 트랜지스터를제거함으로써 BL의프리차징시간을줄이고 DB의센싱전압을확보해고속의안정적인동작이가능하도록하였다. 설계된 256Kb EEPROM IP 의액세스시간은 45.8ns이고매그나칩반도체 0.18μm EEPROM 공정으로설계되었으며, 레이아웃면적은 μm μm이다. 감사의글 이논문은 2013~2014년도창원대학교연구비에의하여연구되었음. 그림 10. 매그나칩반도체 0.18 μm EEPROM 공정을이용하여설계된 EEPROM IP 의레이아웃사진 Fig. 10 Layout image of the designed EEPROM IP with MagnaChip s 0.18 μm EEPROM process 그림 10은매그나칩반도체 0.18μm EEPROM 공정을이용하여설계된 256Kb EEPROM IP의레이아웃사진을보여주고있으며, 레이아웃면적은 μm μm이다. Ⅳ. 결론 스마트카드와비접촉카드, 모바일통신, 자동화응용제품의 MCU등에서실시간정보갱신, 보안데이터저장, 명령코드저장등의기능을수행하기위해내장형비휘발성메모리가사용되고있다. 1Mb 이하의용량에서주로사용되는 EEPROM IP 시장의설계동향으로는고속의처리속도및높은내구성과낮은전력소모등이요구되고있다. 본논문에서는 50ns의고속동작을위해기준전압을사용하는차동증폭기형태의 DB 센싱회로를제안하여디지털 DB 센싱회로를사용하였을때보다 DB 센싱 REFERENCES [1] F. Xu et al., "Key Design Techiques of A 40ns 16K Bits Embedded EEPROM Memory," Communication, Circuits and System, Vol. 2, pp , June [2] A. Conte et al., "A High-Performance Very Low - Voltage Current Sense Amplifier for Nonvolatile Memory," IEEE J. Solid-State Circuits, vol. 40, no. 2, Feb [3] M. Hatanaka et al., Value Creation in SOC/MCU Applications by Embedded Non-Volatile Memory Evolutions, Asian Solid State Circuits Conference, pp , Nov [4] G. S. Cho et al., Design of a Small-Area Low-Power, and High-Speed 128-KBit EEPROM IP for Touch Screen Controllers, Journal of KIMIC, vol. 13, no. 12, pp , Dec [5] D. H. Kim et al., "Design of an EEPROM for a MCU with the Wide Voltage Range," Journal of JSTS, vol. 10, no. 4, pp , Dec [6] S. M. Baek et al., "A design on low-power and small-area EEPROM for UHF RFID tag chips," Journal of KIMIC, vol. 11, no. 12, pp , Dec

한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar. 2015 김용호 (Yong-Ho Kim) 1993.2 부산대학교전자계산학과학사 1995.

3 ~ 현재한국기계연구원부설재료연구소책임연구원 관심분야 : 제어통신프로토콜, SoC 설계, 어플라이언스컴퓨팅 박헌 (Heon Park) 2010.8 경상대학교전자공학과공학사 2014.2 창원대학교전자공학과공학석사 2014.

3 일본도호쿠 ( 동북 ) 대학전기통신공학과공학박사 1998.8 ~ 현재창원대학교전자공학과교수 관심분야 : 영상신호처리, SoC 설계 하판봉 (Pan-Bong Ha) 1981.2 부산대학교전기공학과공학사 1983.

8 한국정보통신학회논문지 (J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 3 : 567~574 Mar 김용호 (Yong-Ho Kim) 부산대학교전자계산학과학사 부산대학교전자계산학과석사 부산대학교전자계산학과박사수료 ~ 현재창원대학교전자공학과박사과정 ~ 현재한국기계연구원부설재료연구소책임연구원 관심분야 : 제어통신프로토콜, SoC 설계, 어플라이언스컴퓨팅 박헌 (Heon Park) 경상대학교전자공학과공학사 창원대학교전자공학과공학석사 ~ 현재창원대학교전자공학과박사과정 관심분야 : Non-Volatile memory 설계 박무훈 (Mu-Hun Park) 경북대학교전자공학과공학사 일본도호쿠 ( 동북 ) 대학전기통신공학과공학석사 일본도호쿠 ( 동북 ) 대학전기통신공학과공학박사 ~ 현재창원대학교전자공학과교수 관심분야 : 영상신호처리, SoC 설계 하판봉 (Pan-Bong Ha) 부산대학교전기공학과공학사 서울대학교전자공학과공학석사 서울대학교전자공학과공학박사 ~ 현재창원대학교전자공학과교수 관심분야 : 임베디드시스템, SoC 설계 김영희 (Young-Hee Kim) 경북대학교전자공학과공학사 포항공과대학교전자전기공학과공학석사 포항공과대학교전자전기공학과공학박사 ~ 현대전자책임연구원 ~ 현재창원대학교전자공학과교수 관심분야 : 메모리 IP 설계, SoC 설계 574

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<30312DC1A4BAB8C5EBBDC5C7E0C1A4B9D7C1A4C3A52DC1A4BFB5C3B62E687770> Journal of the Korea Institute of Information and Communication Engineering 한국정보통신학회논문지(J. Korea Inst. Inf. Commun. Eng.) Vol. 19, No. 2 : 258~264 Feb. 2015 ID3 알고리즘 기반의 귀납적 추론을 활용한 모바일 OS의 성공과 실패에 대한