목차 7 장조합논리회로 1. 가 / 감산기 2. 비교기 3. 디코더 4. 인코더 5. 멀티플렉서 6. 디멀티플렉서 7. 코드변환기 8. 패리티발생기 / 검출기 한국기술교육대학교전기전자통신공학부 1
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- 수은 옥
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1 목차 7 장조합논리회로. 가 / 감산기. 비교기. 디코더 4. 인코더 5. 멀티플렉서 6. 디멀티플렉서 7. 코드변환기 8. 패리티발생기 / 검출기
2 조합논리회로해석 v 조합논리회로 과거의입력에상관없이현재의입력값에의해출력이결정되는회로 n 개의입력변수에의해 n 개의입력 진조합이가능 입력 조합논리회로 출력 v 조합회로해석 주어진논리회로로부터부울함수와진리표를구한후, 논리회로의동작을해석 조합회로해석과정 입 / 출력에대한변수의수와변수명을결정한다. n 개의입력변수에대해 n 개의 진조합에대한각게이트의출력부울함수를표시한다. 진리표에의해각출력함수를간소화한다. 출력부울함수와진리표를분석하여논리회로의동작해석
3 조합논리회로설계 설계하려고하는회로의사양을분석하고, 분석된동작을실행하기위한함수를구한다. 조합논리회로를구성하는논리회로의설계과정. 주어진문제를분석한다. 입력변수, 출력변수그리고출력의변수명을결정 진리표를작성한후진리표로부터부울함수를구한다. 4 진리표에의해카르노맵또는그외방법으로간소화한다. 5 간소화된부울함수에의해논리회로를설계한다. 설계시목표사항 게이트의입력을최소화한다. 게이트의수를최소화한다. 논리회로의전파지연시간을최소화한다. 상호연결되는수를최소화한다
4 . 가 / 감산기가산기 반가산기와전가산기 반가산기 (Half Adder, HA) - 비트의 개의 진수를더하는논리회로. - 개의입력과출력으로구성. - 개입력은피연산수 와연산수 y 이고, 출력은두수를합한결과인합 S(sum) 과올림수 C(carry) 를발생하는회로. : 피연산수 y C S : 연산수 : 합 올림수 S = XY + XY = X ÅY C = X Y 4
5 전가산기 (Full Adder, FA) 하위비트에서발생한올림수포함하여 입력비트들의합을구하는조합회로 개의입력과 개의출력으로구성됨 입력 - 피연산수, 연산수 y, 하위비트에서발생한입력올림수 z 출력 - 합 S(sum), 올림수 C(carry) : 하위비트올림수 : 연산수 : 합올림수 y z C S å S = (,,4,7) = 'y'z + 'yz'+ y'z' + yz = Å y Å z å C = (,5,6,7) = 'yz + y'z+ yz' + yz = y + z + yz = y + ( y)z Å HA 개의반가산기와 OR 게이트로구현 5
6 감산기감산기구성방법 방법 : 연산수의보수를피연산수와더하여구하는방법 ( 의보수사용 ) 방법 : 피연산수에서연산수를빼서구하는방법. 반감산기 (Half Subtractor, HS) : 개의 진수감산 입력 : 피감수, 감수 y 동작 : - y 출력 : 차 D (difference), 빌림수 B(Borrow) y B D D = XY + XY = X ÅY B = X Y 6
7 전감산기 (Full Subtractor, FS) 입력 - 피연산수, 연산수 y, 빌려준빌림수 z 동작 : -y-z 출력- 차 D, 빌림수 B y z B D å D = (,,4,7) = 'y'z + 'yz'+ y'z' + yz = y z Å å Å B = (,,,7) = 'y'z + 'yz'+ 'yz + yz = 'y + 'z + yz = 'y + ( y)'z Å B K map HS + OR 7
8 이진병렬가산기 병렬가산기- n개의 FA를사용하여 n 비트병렬덧셈수행 4 비트병렬가산기 4개의전가산기사용 하위비트 FA에서생성되는올림수출력은다음상위비트 FA의올림수입력으로연결 ß ripple carry adder y y y y C C C FA FA FA FA C C 4 S S S S 예 ) 4- 비트병렬가산기의다음입력에의한각 FA 출력의합과캐리는? y C i S C O y C i S C O y C i S C O C O y S overflow 8
9 진병렬가감산기 병렬 진가산기 / 감산기 진수의뺄셈 : 보수법을이용하여연산 병렬가산기에사용하는경우 : 보수는 y 를 NOT 연산한값과병렬가산기의올림수에논리 을입력하여 의보수를구한다. 4- 비트병렬가산 / 감산논리회로 y y y y S FA C FA C FA C FA C C 4 S S S S S = 가산기 S = 감산기 + y + y' + ß 의보수뺄셈 9
10 고속가산기 (high-speed-adder) v 아랫단에서윗단으로전달되는자리올림수때문에병렬가산기는속도가매우느리다는단점이있음. v 이것을해결하기위한방법으로 LAC (Look Ahead Carry) 회로를가진캐리예측가산기 (carry-look-ahead-adder, CLA) 를사용 C Y ) C out = Ci+ = X iyi + ( X i Å i i Xi Yi C = G + i+ i PC i i S i = X i ÅY i Å C i = P i Å C i G = i X i Y i P i = X i ÅY G: generate, P: propagate i v 4비트가산기 LAC C = G + P C = G + P C = G + P G P P C C + C C = G + PC = G + P( G + PG + PP C ) 4 = G + P G + P PG + P PP C = G + P C = G + P G + P P G + P P PG + P P PP C 모든 Ci 를 단논리 SOP 로구현 ß 동일한지연시간
11 v 캐리예측가산기는 S i, P i, G i 를발생시키는부분전가산기 (PFA) 와위의식 C, C, C, C 4 을발생하는캐리예측회로로구성 캐리예측기를이용한 4bit 병렬가산기
12 v 캐리예측발생기 IC 748 의회로 C n G P G P G P G P
13 IC 병렬가산기 748 : 4 비트이진전가산기, 전원핀 5, 접지핀 748A, 74LS8A : 4 비트이진전가산기 with LAC 748, 74LS8 : 748A 의 pin 을표준형으로배치 (with LAC) 74HC8 : 고속 CMOS 버전, TTL 양립 (with LAC) 병렬가산기의 cascading 연결 개이상의가산기를보다큰 진수덧셈을위해연속연결 8 비트병렬가산기회로
14 ALU IC ALU (Arithmetic Logic Unit) 논리및산술연산을수행 74LS8/HC8 ALU ALU 의확장 : 개의 748 를사용한 8 비트 adder 748 : 96 개의논리및산술연산을하는 ALU 4
15 BCD 가산기 두개의 BCD 수를더하여 BCD 로결과를출력하는회로 두 BCD 합의최대결과 : 9() ( 이전단캐리 ) = 9 이진가산기를이용하여합의결과가 9 이하이면그대로, 9 이상이면보정 (correction) Binary 덧셈결과와 BCD 와의관계 + - BCD 보정이필요한경우 : X= X = S 4 + S S + S S 이경우, 이진합의결과에 (6) 을더하여야한다. + 5
16 이진가산기를사용한 BCD 가산기 BCD 가산기구성회로 () 두 BCD A A A A 와 B B B B 의합 S 4 S S S S 를위한 4비트가산기 () 보정캐리 X를구하기위한논리회로 () X = 일때 () 에 을더하여 BCD 결과 을생성하는 4비트가산기 디지트 진수를덧셈하기위한종속연결 BCD 가산기 6
17 . 비교기 v 진비교기 (comparator) : 두개의 진수의크기를비교하는회로 q 비트비교기 입력 출력 X Y X=Y F X Y F X>Y F X<Y F 4 F X ÅY, F = X ÅY, F = XY F = =, 4 XY 7
18 비트비교기 입력출력 X Y X=Y X Y X>Y X<Y X X Y Y F F F F 4 F = X ÅY )( X Å ) F = ( X ÅY ) + ( X ÅY ) ( Y = XY + X Y Y XX Y F 4 = XY + X X Y + X YY F + 비트비교기회로 8
19 IC 7485 : 4 비트비교기 v 비교입력 : A -A, B -B, 확장입력 : I A>B, I A<B, I A=B v 출력 : O A>B, O A<B, O A=B 입력 출력 A, B A, B A, B A, B I A>B I A<B I A=B O A>B O A<B O A=B A >B X X X X X X A <B X X X X X X A =B A >B X X X X X A =B A <B X X X X X A =B A =B A >B X X X X A =B A =B A <B X X X X A =B A =B A =B A >B X X X A =B A =B A =B A <B X X X A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B A =B 9
20 IC 7485 비교기회로 O A=B =X X X X, Xi = Ai Bi O A>B = A B +X A B +X X A B +X X X A B O A<B = A B +X A B +X X A B +X X X A B 7485 를사용한 비트확장회로
21 . 디코더 (Decoder) n 개입력선의코드화된 진정보를최대 n 개의출력으로변환하는조합회로 일반적인디코더회로 N 개의입력과 M 개의출력 : N-to-M, NM N 입력에대하여 N 개의 입력조합으로 M N 입출력에버블 à low active 진디코더 : 개의입력과 4( ) 개의출력으로구성 X4 디코더논리회로 y D D D D y D = y D = y D = y D = y
22 q 인에이블입력을갖는 4 디코더 v 대부분의 IC 디코더들은인에이블 (enable) 입력이있어서회로를제어 v E= 일때만출력활성화 입력출력 E B A Y Y Y Y B A E Y Y Y Y 인에이블입력을갖는 4 디코더회로 Y Y = = EBA EBA Y Y = = EBA EBA 인에이블입력을갖는 4 디코더진리표와논리식 749 인에이블입력을가진 개의 4 디코더 IC
23 -to-8 decoder Binary-to-octal decoder/converter, -of-8 디코더 C B A O 7 O 6 O 5 O 4 O O O O Enable 입력을사용한디코더확장 인에이블입력으로디코더의모든출력을활성 / 비활성화 예 : -to-8 디코더의 입력 AND 게이트를전부 4 입력 AND 게이트로하고 4 번째입력에 enable 입력, E 를인가하면, E= 이면정상디코더동작 E= 이면모든출력은 enable 입력은디코더의확장시사용 Enable 입력을가지는 X4 디코더 개로구성된 X8 디코더 y Z Decoder A Enable Decoder B Enable D D D D D 4 D 5 D 6 D 7
24 74LS8 -to-8 디코더 NAND 출력 -> active low 출력 enable 입력 : E ', E ',(active low), E (active high) 디코더가활성화되려면 : E 'E 'E = 디코더의확장 4개의 74LS8과인버터를사용하여 -of- 디코더구성 -of- 디코더는 5-to- 디코더, 즉 5개의입력필요 748을 4개사용, 출력은 8개 4 = 의출력을 rename 748의 A i 입력과 E E 'E ' 를이용하여 5 입력 A 4 A A A A 생성 748의각소자 (Z -Z 4 ) 는 A 4 A 에인가된신호가각각,,, 일때차례로그디코더를활성화하고이때의A A A 값에따라출력신호중하나만활성화 4
25 Ø 4 디코더 5 개를이용한 46 디코더 4 개입력 A B C D E 4 디코더 E E E 4 디코더 4 디코더 4 디코더 Y Y Y Y Y 4 Y 5 Y 6 Y 7 Y 8 Y 9 Y Y 6 개출력 E 4 디코더 Y Y Y 4 Y 5 5
26 BCD to decimal 디코더 : to- 디코더, -of- 디코더 Output : low active BCD 무효입력 à출력이모두 high ( 비활성 ) 6
27 디코더를이용한조합회로구현 디코더는 n 개의입력에대하여 n 개의 AND/NAND 게이트로구성되는 minterm/materm 회로 디코더의외부에 OR 게이트를추가하면 Sum of minterms 회로구성 조합회로를구현할때출력함수들을 SOM/POM 으로표현 v 8 디코더를이용한경우 A B C 8 decoder m =M =A B C m =M =A B C m =M =A B C m =M =A B C m 4 =M 4 =A B C m 5 =M 5 =A B C m 6 =M 6 =A B C m 7 =M 7 =A B C A B C 8 decoder m =M =A+B+C m =M =A+B+C m =M =A+B+C m =M =A+B+C m 4 =M 4 =A+B+C m 5 =M 5 =A+B+C m 6 =M 6 =A+B+C m 7 =M 7 =A+B+C 8 디코더출력 8 디코더반전출력 7
28 디코더를이용한조합회로구현 예 ) 부울함수로부터 8 디코더를사용하여전가산기 (full adder) 회로구성 전가산기 자리이진수의덧셈기입력 :, y, z ( 캐리입력 ) 출력 : S( 합 ), C( 캐리 ) y z C S y z X8 디코더 S C 8
29 8 디코더를이용한조합회로구현예 F F = = å å m(,, 4, 5) m(, 5, 7) F F = = å å m(, 5, 6) m(, 7) A B C 8 decoder m m m m m 4 m 5 m 6 m 7 F F = = Õ Õ F F F F M (, 7) M (, 5, 7) F F = = Õ Õ M (,, 5) M (,, 4) 9
30 BCD to 7 세그먼트디코더 BCD 코드입력으로 7 세그먼트 LED 에 ~9 의숫자표시 각세그먼트의이름 - a, b, c, d, e, f, g 세그먼트의공통단자에따라 CA (common anode) - active low logic CC (common cathode) active high logic CA CC LED 구동전류 : 세그먼트당 ~4 ma ( 예 ) 전류제한저항계산 : 7 세그먼트 LED 형태의각세그먼트는정상적인밝기에대해.7V, ma에서동작한다. 세그먼트당 ma를흐르게하는전류 - 제한저항값을구하라. R = (5 -.7)V / ma = Ω 각세그먼트의밝기를일정하게하려면각세그먼트당저항연결
31 입력출력 D C B A 7- 세그먼트디코더진리표 (CA) a b c d e f g
32 카르노맵으로각출력구하기 BA DC BA DC BA DC a = DCBA + C A b = CBA + CB A = C( B Å A) c = CBA BA DC BA DC BA DC d = CBA + CBA + CBA e = A + CB f = BA + CB + DCA
33 BA DC g = DCB + CBA CA 형회로도 a b c d e f g
34 7446/7447/7448 BCD-to-7 segment decoder/driver 7446, 7447 active low output, CA 형, open collector (OC) 7448, 7449(OC) - active high output, CC 형 7- Segment Decoder 7447 진리표 4
35 7- 세그먼트의 LT, RBI, BI/RBO 사용예 5V - - COM Common Anode 7-Segment dot R : ~Ω 전후 R7 R7 R8 R7 R7 a b c d e f g a b c d e f g a b c d e f g a b c d e f g a b c d e f g RBI BI/RBO RBI BI/RBO RBI BI/RBO RBI BI/RBO RBI BI/RBO LT LT LT LT LT A B C D A B C D A B C D A B C D A B C D Lamp test 5
36 4. 인코더 (Encoder) 최대 M (<= N ) 개의입력과 N 개의출력으로구성되며, M 개의입력중한개의입력이동작하여그에대응하는 n 비트의출력코드를생성하는조합회로 일반적인인코더 M-to-N 인코더, M <= N 디코더의반대동작 인코더블록도예 (-to-4) 4-to- 인코더 4 개의입력과 개의출력으로구성, 4 개의입력에따라 진조합출력 진리표와논리회로 D D D 8 D 9... encoder W X Y Z 입력 출력 D D D D X Y D D D D X = D + D Y = D + D X = D + + D, Y = D D 6
37 8-to- 인코더 8 개의입력에대한 비트의코드생성 D D D X=D 4 +D 5 +D 6 +D 7 D D 4 Y=D +D +D 6 +D 7 D 5 D 6 D 7 Z=D +D +D 5 +D 7 입력이 low active 인경우의 8-to- encoder input : active low output :active high O = A 4 '+A 5 '+A 6 '+A 7 ' O = A '+A '+A 6 '+A 7 ' O = A '+A '+A 5 '+A 7 ' A ' 입력 floating 다른모든입력이 일때 A ' 입력에상관없이출력 <- ambiguity 인코더에 A' 와 A5' 입력이동시에 일때인코더의출력은? 논리식에따라 A' 와 A5' 를포함하는모든출력이 이되므로출력은 이결과는입력의어느경우에도맞지않는출력이다. <- ambiguity 7
38 우선순위 (Priority) 인코더 여러개의입력이동시에인가되었을때우선순위 (priority) 를주어높은우선순위를가지는입력값에대한코드만출력 ß ambiguity 제거 앞의회로에서높은자리에우선순위를부여하면 A 5 ' 만유효하게입력받아출력은 7448, 74LS48, 74HC48 : 8-to- priority encoder 입력및출력은모두 low active GS 출력은 ambiguity 을제거 : GS= 유효출력 EI와 EO는확장연결시사용 EI=H, 인코딩입력에상관없이출력코드 =, EO=H EI=L, 인코딩입력의유효유무에따라 GS와 EO 결정 고순위입력인가시에저순위입력은 don t care 7448 의확장연결 : 6-to-4 priority 인코더 8
39 Decimal-to-BCD priority encoder : 7447 진수를 BCD 코드로변환 : 개입력 (9 개만사용 ), 4 개출력 active low 입력및출력 핀배치도 스위치인코더 7447 을이용, 개의키보드입력을받아 BCD 코드로변환하는회로 예 : 스위치를누르면 인가, 개방하면 pullup 저항을통해 에연결 두개이상스위치가동시에눌러지면높은자리 ( 고순위 ) 키로처리 출력은반전하여정상 BCD 로변환 9
40 7458 quad 인코더 q 7458 : 인코더 / 멀티플렉서가 4개내장 입력 출력 G A /B Y X A B 진리표 회로도 블럭도 4
41 5. 멀티플렉서 데이터선택기 (data selector) - 여러개의데이터입력중하나를선택하여출력일반적인 MUX : N-to-, out of N N개의입력중하나를선택하기위한선택선 : M, N <= M input MUX : -to- MUX, ( MUX) S S F D D 데이터입력 D, D 선택입력 S, 출력 F = D S' + D S D D F 4
42 4-to- MUX v 4(= ) 개의입력중의하나를선택선 S 와 S 에입력된값에따라서출력으로보내주는조합회로 선택선 출력 S S 회로도 S S F D D D D D D F = S + SD + SSD + SSD SSD D F D 4
43 8-to- MUX v 8(= ) 개의입력중의하나를출력으로보내주는조합논리회로 S S S 선택선 출력 S S S F D D D D D 4 D 5 D 6 D 7 D D D D D 4 D 5 F F = S + S S S D + S S S D S S D 5 + S S S D + S S S D + S S S D 6 + S S S D + S S S D 4 7 D 6 D 7 회로도 4
44 745 : 8-to- MUX 8-to- MUX, 745 enable input (low enable, E) 개의선택선 : S S S 정규및반전출력 : Z, Z' - 개의 745 을사용한 6-to- MUX 회로 S =, 위의 745 동작, S S S 값에따라입력 I 7 - I 중하나를출력 S =, 아래 745 동작, S S S 값에따라입력 I 5 - I 8 중하나를출력 44
45 7457 : Quad -to- MUX 4 개의 -to- MUX, with low enable 두개의입력군 (input nibble) 중하나를선택, 4 비트데이터 ( 니블 ) 연결회로에많이사용 SELECT = Zi = Xi, i = - = Zi = Yi SELECT y y y y Z Z Z Z 45
46 MUX 확장 q 4 멀티플렉서 5 개를이용한 6 멀티플렉서 D D D 4 MUX D s s D 4 D 5 D 6 4 MUX D 7 6 개입력 s s 4 MUX F D 8 D 9 D 4 MUX s s D s s D D D 4 4 MUX 4 개선택선 D 5 S S S S s s 46
47 MUX 를사용한논리회로구현 진리표에서직접논리기능을구현하는데사용 선택입력은논리의입력변수로사용 각데이터입력은진리표를만족하기위한 또는 에연결 å F( A, B, C) = m(,, 5, 7) 를 8 멀티플렉서로구현하는경우 v 개의선택선을입력 A, B, C 로사용 A B C F 5V (D ) (D ) (D ) (D ) (D 4 ) (D 5 ) (D 6 ) (D 7 ) D D D D D 4 D 5 D 6 D 7 8 MUX S S S F 진리표 A B C 회로도 47
48 MUX 를사용한논리회로구현 다른방법 : 입력논리함수인경우 à (-) 개의선택선을가진 MUX로구현가능 4-to- MUX 사용으로 입력함수구현가능 예 : Z(C,B,A) = Σm(,,7) - 입력 BA 신호를선택선 S S 에연결 ( 신호순서주의!) - 입력 C 신호에대한 implementation table 작성 C B A Z 구현표의열은입력선에인가할신호의반전및정규열구성 행에는선택선에인가할신호의이진값차례로구성 총 N 개의 minterm 을나타낼수있는항이생긴다. 이항에진리표에서 이되는 minterm 을원으로표시 각열의단위로원이둘다 (C 와 C') 그려지면, 원이둘다없으면, 원이 C' 행에만있으면 C', C 행에만있으면 C 로표시 - 최종회로 Z= C'B'A+C'BA'+CBA +CBA = C'B'A+BA'+CBA <- 진리표만족 HW - 전가산기회로를 4-to- MUX 로구현 C C I I I I 4 input MUX S S B A B A BA BA I I I I C C C C MUX입력에인가될신호값 Z B A 48
49 6. 디멀티플렉서 (DeMUX) 멀티플렉서의역동작 데이터분배기 하나의입력정보를 n 개의출력선중하나로전송하며특정출력의선택은 n 개의선택선에의해제어 일반적인디멀티플렉서 : -to-n N 개의출력으로분배하기위한선택선이 M 이라면 N M 인에이블을가진디코더를 DeMUX 로사용 4 디코더 4 디멀티플렉서 - 디코더를 DEMUX 로사용 748 디코더를 DEMUX 사용예인에이블 E ' 은데이터입력 I 로사용, A,A,A 입력은선택선으로사용 -to-8 디멀티플렉서 demultipleer D D D D D 4 D 5 D 6 D 7 S S S 49
50 MUX-DeMUX 응용회로 안전감시시스템많은문의개폐가필요한곳을감시하는공장에서안전감시의경우를고려각문은스위치의상태에따라제어. 감시소에설치된원거리모니터판의각 LED에스위치상태표시 MUX/DEMUX를이용한감시시스템 - 8개의문을가진감시시스템 8개의문스위치가 MUX 입력으로문이열릴때, 문이닫힐때 MOD-8 카운터 ( 부터 까지순차적으로카운팅 ) 출력을 MUX와 DEMUX의선택선에연결, DEMUX의각출력은 LED에연결되어출력이 일때 ON 문 6 이개방 : I 6 =, Z'=, count= 일때 O 6 '= => LED 6 ON 문 가닫힘 : I =, Z'=, count= 일때 O '= => LED OFF 5
51 5 7. 코드변환기 (code converter) 그레이코드 à 이진코드변환 입력 : 그레이코드 4 자리 G,G,G,G 출력 : 이진코드 4 자리 B,B,B,B 진리표작성 논리최소화 그레이코드 / 진수의변환과정. 그레이코드의첫번째비트는이진코드의첫번째비트. 결과의이진코드비트와이웃하는오른쪽의그레이코드비트를 XOR 하면각각그레이코드. 번과같은방법으로모든자리수를반복 그레이코드 / 진변환회로 진코드 / 그레이코드변환회로,,, G B B G B B G B B G B Å = Å = Å = =,,, B B G B B G B B G B G Å = Å = Å = =
52 BCD 코드의 4 코드변환 입력 : BCD 코드 4자리 w,,y,z 출력 : 4코드 4자리 a, b, c, d 진리표작성 : 사용하지않는입력 6개는 don't care 논리최소화 : 출력 a,b,c,d, 에대한각카르노맵최소화 논리도작성 y w BCD 코드입력 4 코드출력 w y z a b c d z a=w+z+y b=w+z'+y w y a z b c c=w+'y+y'z d=z d 5
53 8. 패리티발생기와패리티검출기 4 비트데이터에대한짝수패리티발생기 (generator) 회로설계 출력짝수패리티비트, P E 진리표와부울식유도 P E = D 'D 'D 'D + D 'D 'D D ' + D 'D D 'D ' + D 'D D D + D D 'D 'D ' + D D 'D D + D D D 'D + D D D D ' = D 'D '(D 'D + D D ') + D 'D (D 'D ' + D D ) + D D '(D 'D ' + D D ) + D D (D 'D + D D ') = D 'D '(D D ) + D 'D (D D )' + D D '(D D )' + D D (D D ) = (D D ) (D 'D '+ D D ) + (D D )'(D 'D + D D ') = (D D )(D D )' + (D D )'(D D ) = D D D D = ((D D ) D ) D <-- XOR 사용, 개의 XOR 게이트사용 = ((D D ) (D D )) <-- better design 홀수패리티발생기 P O = ((D D ) (D D ))' D D D D P E P P E 카르노맵 전송시 4 비트의데이터 + 패리티비트의 5 비트를함께전송홀수패리티나그외어떤수의추가비트라도사용가능 5
54 패리티검출기 (checker) 짝수패리티검출기진리표 5 비트입력 PD D D D 출력 : if error, C E =, no error C E = 부울식유도 C E = P D D D D ß 4 개의 XOR 게이트사용 Odd 패리티사용회로 4 비트데이터에대한생성기 P O = (D D D D )' <= XNOR 5 비트검출기회로 C O = (P O D D D D )' Even function 과 Odd function 짝함수 - 입력에포함된 의개수가 을포함하여짝수개인함수 홀함수 - 입력에포함된 의개수가홀수개인함수 예 : 짝수패리티발생기및검출기는홀함수 홀수패리티발생기및검출기는짝함수 짝함수와홀함수는서로 complement 함수이다. n 입력짝함수와홀함수의 minterm 개수는각각 n / P = P = P = P = D D D D D D D D C E 짝함수카르노맵 C E 54
55 8 비트패리티발생 / 검출기 짝수패리티발생회로 홀수패리티발생회로 8 비트직렬회로에서의짝수 / 홀수패리티발생 IC 748-9비트홀수 / 짝수패리티발생과검출 I =, 패리티발생기 I = P, 패리티생성기 55
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