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세빈 도
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1 3 차원직접회로소자특성 3 차원집적회로소자특성 박용욱 * Characteristics of 3-Dimensional Integration Circuit Device Yong-Wook Park * 요약 소형화된고기능성휴대용전자기기의수요급증에따라기존에사용되던수평구조의 2차원회로의크기를줄이는것은, 전기배선의신호지연증가로한계에도달했다. 이러한문제를해결하기위해회로들을수직으로적층한뒤, 수평구조의긴신호배선을짧은수직배선으로만들어신호지연을최소화하는 3차원집적회로적층기술이새롭게제안되었다. 본연구에서는차세대반도체소자의회로집적도를비약적으로증가시킬수있고, 현재문제점으로대두되고있는선로의증가, 소비전력, 소자의소형화, 다기능회로문제를동시에해결할수있는 3차원구조를갖는회로소자에대한특성을연구하였다. ABSTRACT As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional integration circuit(ic) cannot be a solution for the enhancement of the semiconductor integration circuit technology due to an increase in RC delay among interconnects. To address this problem, a new technology of 3 dimensional integration circuit (3D-IC) has been developing. In this study, three-dimensional integrated device was investigated due to improve of reducing the size, interconnection problem, high system performance and functionality. 키워드 3-Dimensional, Integration Circuit(IC), Multilayer, Ground plane, Isolation 3 차원, 집적회로, 적층화, 단락층, 격리도 Ⅰ. 서론 최근 IT 정보화시대가급속히진전되고통신장비의소형화, 경량화, 고기능화, 고품질화가요구되는시장환경의변화로실리콘을기반으로하는집적회로소자는기술적으로 10 ~ 100nm의선폭, 10 9 ~ cm -2 디바이스밀도, interconnect 밀도가 의값을필요로하고있다 [1]-[3]. 따라서현재집적회로가응용되고있는분야에서는디지털회로, 아 cm -2 날로그회로, 그리고디지털과아날로그가혼합된복합회로등이사용되고있지만, 기기의소형화및다기능화에따른집적도증가로발생하는선로증가와같은핵심적인문제와함께선로증가로발생되는기기의발열문제등으로발생되는문제점을해결할수있는소자의소형화, 설계의다양성등과같은특성을향상시킬수있는핵심기술의개발이요구되고있는상황이다 [4]. 따라서이와같은문제점을해결할수있는기술개발의필요성에따라평면적인확장문제 * 교신저자 : 남서울대학교전자공학과 (pyw@nsu.ac.kr) 접수일자 : 심사 ( 수정 ) 일자 : 게재확정일자 :

한국전자통신학회논문지제 8 권제 1 호 를해결할수있는새로운개념의수직적인집적구조및다른회로특성을갖는회로구조를적층화시킬수있는 3차원집적회로 (3-Dim ensional integration circuit) 설계제작기술이대안으로제시되고있다 [5]-[8]. 3차원집적회로소자를제작하기위해서는다양한공정기술들이필요하지만크게다음과같은 3 가지기술이가장중요하다.

2 한국전자통신학회논문지제 8 권제 1 호 를해결할수있는새로운개념의수직적인집적구조및다른회로특성을갖는회로구조를적층화시킬수있는 3차원집적회로 (3-Dim ensional integration circuit) 설계제작기술이대안으로제시되고있다 [5]-[8]. 3차원집적회로소자를제작하기위해서는다양한공정기술들이필요하지만크게다음과같은 3 가지기술이가장중요하다. 첫째가실리콘관통전극기술 (Through Silicon Via) 로서이는수직으로적층되어있는웨이퍼들 / 칩들사이를관통전극 (Through Via) 을만들어전기적으로연결하는기술을말한다. 둘째로는웨이퍼의박화기술 (Wafer Thinning) 로서연삭 (Lapping), 심도반응성이온에칭 (Deep Reactive Ion Etching; DRIE), CMP 등의방법으로웨이퍼두께가약 50μm 정도될때까지식각하는기술이며, 셋째로는, 웨이퍼간정렬 (Alignment) 및본딩 (Bonding) 에의해적층구조를형성하는웨이퍼정렬및본딩기술이다. 본연구에서는차세대반도체소자의회로집적도를비약적으로증가시킬수있고, 현재문제점으로대두되고있는선로의증가, 소비전력, 소자의소형화, 다기능회로문제를동시에해결할수있는 3차원구조를갖는회로소자에대한전기적특성을연구하였다. 이다 [10]-[13]. 현재사용중인집적회로제조기술과 3차원집적회로기술을비교하면다양한기판들즉 Si, SiGe, GaAs 등을사용하여제작한기판을접합해야하는제조상의어려움과제작비가증가한다는문제점을있고, 또한제작된로직, 아날로그 /RF 회로의특성향상을위한회로의분리가잘되어야한다는기술적문제점이있지만집적도, 회로의복합화, 경량화, 고기능화, 고품질화및다기능화등의우수한특성으로인하여향후아날로그와디지털회로의결합을요구하는로직, 메모리, 아날로그, RF/microwave 등의다기능성및고성능의소자를개발할수있는핵심의집적회로기술로 mixed signal 응용을위한 3차원집적회로소자개발은차세대복합화, 고기능성의집적회로소자에활용될핵심첨단기술이다. Ⅱ. 본론 고밀도의집적회로를갖는인플레인 (in-plane) 과아웃플레인 (out-plane) 디바이스의결합으로제조되는 3차원집적회로는소자의기능개선과소형화에기여할수있는첨단의반도체소자기술이다 [9]. 3 차원집적회로소자는소자의고집적도와고성능의회로연결성과저전력화, 그리고최근기능의향상을위해필요한온칩화 (system-on chip) 개발에도필요한기술이다. 현재의온칩화기술에서설계의다양성을위하여칩사이즈와연결선로의증가로인한제약이큰문제로대두되고있고, 따라서회로의적층과인플레인과아웃플레인간의연결선로를수직으로연결할수있는 3차원집적회로제조기술은아날로그와디지털회로의결합을요구하는로직, 메모리, 아날로그, RF/microwave, FPGA 및옵티칼 I/O를효율적으로설계제작할수있는핵심집적화회로기술 그림 1. 디바이스구조도 Fig. 1 Structure of device 본연구에서아날로그와디지털회로의결합을요구하는로직, 메모리, 아날로그, RF/microwave 등의다기능성및고성능의소자를개발할수있는 3차원집적회로 (3-dimensional integration) 소자개발을목표로그림 1과같은구조를갖는인플레인용디바이스인벌크디바이스를설계하기위해 Si 기판위에 MOS 구조를갖는단일의회로를설계하고또한아웃플레인에해당되는아날로그회로를구현하기위한소자를설계하여특성을측정분석하였다. 또한디지털과아날로그회로를동시에갖는 3차원집적회로소자의주파수특성분석을위해설계구조에따른소자의주파수특성을최적화하기위해 HFSS(High 100

3 차원직접회로소자특성 Frequency Structure Simulator) 를사용하여디지털디바이스와아날로그디바이스가최적을구조를가지도록구조시뮬레이션을수행하였고또한디바이스를제작하여특성을비교분석하였다. Ⅲ. 실험 존재하지않은구조는표면전하밀도특성이하부전극에영향을많이받는것을확인할수있었다.

3 3 차원직접회로소자특성 Frequency Structure Simulator) 를사용하여디지털디바이스와아날로그디바이스가최적을구조를가지도록구조시뮬레이션을수행하였고또한디바이스를제작하여특성을비교분석하였다. Ⅲ. 실험 존재하지않은구조는표면전하밀도특성이하부전극에영향을많이받는것을확인할수있었다. 하지만디지털회로부와아날로그회로부사이에 ground plane이존재하는구조는 surface current density가전체적으로균일하게존재하여안정적으로 RF 신호를분리, 차단하는것을알수가있다. 디지털신호와아날로그신호가혼합된 mixed signal 응용을위한 3차원집적회로개발을위하여인플레인용디바이스와아웃플레인용디바이스를설계하기위하여우선 3차원구조를가진집적회로의 RF 신호에대한디지털회로부와아날로그회로부의 RF 신호에대한상호관계를비교분석하였다. 이를분석하기위하여 Ansoft 사의 HFSS(High Frequency Stru cture Simulator) 를이용하여아날로그회로와디지털 그림 3. 표면전하밀도특성 Fig. 3 Results of surface current density 그림 2. 3 차원회로구조도 Fig. 2 3D circuit structure 회로가적층으로있는구조에대한 RF 신호특성분석실험을그림 2와같이디지털회로부와아날로그회로부사이에 ground plane이존재하는구조와 ground plane이존재하지않는구조에 RF 신호분리특성에대하여연구하였다. 또한어떠한구조가최적의특성을가지는지를시뮬레이션실험을수행하였다. 그림 3은 HFSS로분석한그림 2의구조에대한결과 로 surface current density 의경우 ground plane 이 위의실험결과에서디지털회로부와아날로그집적회로사이에 ground plane이존재하는경우안정적으로 RF 신호를차단하는것을확인한후 ground plane의크기에따른신호차단특성을추가적으로분석하였다. 따라서추가적인회로분석에서는실제로제작된 mixed signal 응용을위한 3차원집적회로소자에서어떠한구조의 ground plane 구조가더효과적으로아날로그회로와디지털회로부를 Isolation 시킬수있으며, 또한최적의동작조건을가지는지디바이스제작을위해필요한회로분석을추가로수행하였다. 분석조건으로는 ground plane이존재하지않는경우와 ground plane의크기를 1μm 1.5μm, 1μm 1.2μm, 1μm 1.0μm, 1μm 0.6μm, 1μm 0.3μm의크기로각각변화시키면서회로부사이에발생하는반사손실특성을비교분석하였다. ground plane이미치는영향의결과는그림 4와같다. 동작주파수영역이 5GHz에서 10GHz로증가할수록삽입손실이증가하는특성을공통적으로보였지만 ground plane이존재하는경우가더우수한 RF 신호 Isolation 특성을보였다. 또한 101

한국전자통신학회논문지제 8 권제 1 호 ground plane의크기가증가할수록우수한신호격리도특성을가지는것을확인할수있고 1μm 1.5μm의크기를갖는 ground plane이 5GHz에서가장우수한 -84 db의삽입손실특성을가져최적의신호분리특성을가지는것을확인할수있었다. 그림 5. 제작된기본디바이스구조도 Fig.

4 한국전자통신학회논문지제 8 권제 1 호 ground plane의크기가증가할수록우수한신호격리도특성을가지는것을확인할수있고 1μm 1.5μm의크기를갖는 ground plane이 5GHz에서가장우수한 -84 db의삽입손실특성을가져최적의신호분리특성을가지는것을확인할수있었다. 그림 5. 제작된기본디바이스구조도 Fig. 5 Structure of fabricated basic device 그림 4. Ground plane 크기에따른삽입손실특성 Fig. 4 Result of S 21 depend on different ground plane size Ⅳ. 결과 3장에서의수행한 HFSS 회로분석결과를바탕으로디바이스의실제적인신호특성을확인하기위하여그림 5와같은기본구조를갖는 3차원소자를제작하였다. 제작된소자는 upper active area가 30μm 30 μm 300μm이고 lower excitation area가 30μm 30μm 300 μm이며신호전극물질로는 300nm의두께를갖는 Al 를사용하였다. 또한각각의 upper active area, ground plane 및 lower excitation area을분리하기위해 SiO 2 를 400nm증착하여각각의전극을격리하였고자세한구조는그림 5에표시하였다. 또한 ground plane의크기에따른소자의주파수특성을확인하기위해그림 5와같은기본적인구조를사용하여 ground plane의크기가다른 4가지의회로를설계하여그림 6과같이제작하였다. HFSS 회로분석을통하여분석한결과를바탕으로 ground plane의크기를 120μm 120μm, 60μm 60μm, 30μm 30μm 및 no ground plane 구조를갖는디바이스를설계하고그림 6과같이제작하였다. 시뮬레이션으로확인한 3장의특성연구결과와그림 6과같이실제로제작한디바이스를 network analyzer를사용하여소자특성을결과를비교하고어떠한구조가최적의특성을갖는지확인하였다. 그림 7은 ground plane의크기를 120μm 120μm, 60μm 60μm, 30μm 30μm및 no ground plane 의구조로제작된디바이스의삽입손실특성인 S 21 의측정결과를보여주고있다. 이와같이제작된디바이스는 Agilent 사의 network analyzer 8510 XF를이용하여 45MHz에서 65GHz까지특성을측정분석하였다. 그림 7의결과에서알수있듯이디바이스의특성은 HFSS를이용하여분석한 simulation 결과와비슷한경향을보여주지만신호분리특성은약 60 db정도차이가나는것을알수있다. 이것은이상적인조건의 simulation 결과와실제제작된디바이스와는많은특성차이가나는것을알수있고향후더정확한특성을예측할수있는회로구조분석이필요함을보여준다. 그러나실제디바이스가갖는신호분리특성은 simulation 결과와비슷하여경향성은확인할수있었다. 실제의디바이스의측정결과에서 ground plane의크기가증가할수록신호분리특성은개선되고있는데 ground plane의크기가 120μm 120μm에서가장우수한신호분리특성을보여주며 ground plane이존재하지않은구조에서는삽입손실이 - 15 db로신호격리특성이가장불량한것을알수있 102

5 3 차원직접회로소자특성 그림 6. 제작된디바이스사진 Fig. 6 Photos of fabricated devices 그림 7. 측정된디바이스삽입손실특성 Fig. 7 Measured S21 result of device 다. 향후추가적인연구에서디바이스크기에따른효율적인접지면의크기와어떠한성분이신호격리특성에최대의영향을미치며어떠한구조와크기가효율적인접지면의특성을가지는지에대한보완적인추가연구가필요한것으로생각된다. 참고문헌 [1] J. W. Joyner, P. Z. Ha, and J. D. Meindl, "Global interconnect design in a thre e- dimensional system-on-a-chip", IEEE Trans. on VLSI Systems, vol. 12, 367, [2] A. Rahman, S. Das, A. P. Chandrakasan, and R. Rei, "Wiring requirement and thre e- dimensional integration technology for field programmable gate arrays", IEEE Trans. on VLSI systems, 11, 44, [3] L. Xue, C. C. Liu, H. S. Kim, S. Kim, and S. Tiwari, "Three-Dimensional Integration: Technology, Use, and Issues for Mixe d-signal Applications", IEEE Trans. Electro n Devices, 50, 601, [4] K. W. Guarini, C. F. Quate, and H. T. Soh, "Structure Suitable for a 3-V Operation Sector Erase Flash Memory", IEMD Tech. Dig., pp [5]K. Banerjee, S, J Souri, P. Kapur, and K. C Sar aswat, Proceedings of the IEEE, 89, 602, [6]F. Niklaus, G. Stemme, J. Q. Lu, and R. J. Gutmann, "Adhesive wafer bonding", J. Micromech. Microeng., 11, 100, [7] S. W. Seo, D. L. Geddes, and N. Jokerst, "3D Stacked Thin Film Photodetectors for Multispectral Applications", IEEE Photonics Technology Letters, 15, 578, [8]P. Abele, J. Konle, D. Behammer, and K. B. Schad, "Wafer level integration of a 24 GHz and 34 GHz differential SiGe-MMIC oscillator with a loop antenna on a BCB membrane", IEEE MTT-S Digest, 1033, [9] 고민호, 표승철, 박효달, 광대역 RF 전단부구조에관한연구, 한국전자통신학회논문지, 4 권, 3 호, pp , [10] 최병상, Pt 나노입자와 Hybrid Pt-SiO2 나노입자의합성과활용및입자박막제어, 한국전자통신학회논문지, 4 권, 4 호, pp , [11] 이봉주, 신현용, CVD 로제작된 SiO2 산화막의투습특성, 한국전자통신학회논문지, 5 권, 1 호, pp , [12] 채용웅, 윤광렬, 측면산화프리크리닝의최소화를통한 DRAM 의데이터유지시간개선, 한국전자통신학회논문지,. 7 권, 4 호, pp , [13] 김주완, 구영덕, 배영철, MEMS 소자에서의비선형현상, 한국전자통신학회논문지, 7 권, 5 호, pp ,

6 한국전자통신학회논문지제 8 권제 1 호 저자소개 박용욱 (Yong-Wook Park) 1989년 2월연세대학교전기공학과졸업 ( 공학사 ) 1991년 8월연세대학교대학원전기공학과졸업 ( 공학석사 ) 1999년 2월연세대학교대학원전기공학과졸업 ( 공학박사 ) 2000년 9월~ 현재남서울대학교전자공학과부교수 관심분야 : RF 디바이스, 안테나, 센서 104

04 김영규.hwp

04 김영규.hwp THE JOURNAL OF KOREAN INSTITUTE OF ELECTROMAGNETIC ENGINEERING AND SCIENCE. 214 Nov.; 25(11), 1121 1127. http://dx.doi.org/1.5515/kjkiees.214.25.11.1121 ISSN 1226-3133 (Print) ISSN 2288-226X (Online) Planar