ASIC 설계입문 한국전자통신연구원 여순일
r 차 례 r ASIC 개요 IC 분류, What is ASIC?, Why ASIC? What is Semiconductor?, 집적기술의발전설계표현 ASIC 화를위한검토사항 설계사양은확정되었는가? 설계환경은갖추었는가? ASIC 을제작하기위한제반조건은충족되었는가? ASIC 구현기술소개 실습 2
r 참고문헌목록 r 최명렬, ASIC 주문형반도체의이론과활용, 하이테크정보, 1996 년 공진흥외, VLSI 설계이론과실습, 홍릉과학출판사, 1997 년 7 월 J.Schroeter, Surviving the ASIC Experience, Prentice Hall, 1992 Douglas J Smith, HDL Chip Design, Doone Publications, 1996 D. A. Pucknell et al, Basic VLSI Design, Prentice Hall, 1994 T. Williams., VLSI Testing, North-Holland Publishers, 1986 Watts, R.K., Submicron Integrated Circuits, John Wiley and Sons Inc., New York, 1989 Sze, S. M., Semiconductor Devices: Physics And Technology, Bell Telephone Laboratories, USA., 1985 Douglas J Smith, HDL Chip Design, Doone Publications, USA., 1996 3
ASIC 개요 r IC 분류 Standard IC Memory Microprocessor DSP TTL ASIC( Custom IC) Full Custom Semi-Custom - SOG(Sea Of Gate) - CBIC(Cell Base IC i.e. Standard Cell) PLD - SPLD: 일반적인 PAL(Programmable Array of Logics) - CPLD: 대형 PAL - FPGA(Field Programmable Gate Array) ASSP SOC(System On a Chip) : IP(Intellectual Property) 가필수재료 4
ASIC 개요 r What is ASIC? Application Specific Integrated Circuit System IC Non-Memeory IC Implementation of an Application Specific Algorithm on a Silicon Many Definitions Possible (Software 까지포함하는등의 ) SoC(System on a Chip) 의등장 설계형태에따른분류 - Level0 - Level1 - Level2 - Level3 5
ASIC 개요 r Why ASIC? Cost Reduction Area Reduction Protecting IP High Performance High Reliability Low Power Consumption 6
ASIC 개요 r What is Semiconductor? Conductor Insulator Semiconductor Energy Gap - Si: 1.1eV, Ge: 0.67eV Electron-Hole Pair PN Junction(Diode) PNP(or NPN) Transistor - Bipolar Transistor - CMOS Transistor - BiCMOS Transistor - Compound Material Transistor. MESFET 7
ASIC 개요 r 집적기술의발전 마이크로프로세서와메모리의집적도증가 마이크로프로세서 10 7 메모리 10 9 트랜지스터 10 6 10 5 10 4 i4004 i8080 P5 i486 HP32 i860 i43201 i80286 4M i8087 1M i8086 256K 64K 16M P6 64M 256M 10 8 10 7 10 6 10 5 DRAM 비트 / 칩 70 75 80 85 90 95 2000 연도 8
ASIC 개요 r 설계표현 Hierachical Representation A B C D E F G H H J I J Top-down 방식 Bottom-up(library-base) 방식 9
ASIC 개요 r 설계표현 여러표현형태 #include <stdio.h> main( ) { int input,ouput;... output=!input;... } 입력 출력 0 1 1 0 V out V inv V in (a) C 프로그램 (b) 진리표 (c) 입출력전달특성 입력 출력 입력 출력 (d) 논리심볼 (e) 트랜지스터회로도 (f) 레이아웃 10
ASIC 화를위한검토사항 r 설계사양은확정되었는가? 구현하고자하는시스템의정의는완성이되었는가? 설계하고자하는 ASIC 의속성을파악하였는가? Digital ASIC 인가? Analog ASIC 은아닌가? IP 를사용하여야하는가? Application System 이확실하게있는가? I/O Pin 수를확정하였는가? r ASIC 을제작하기위한제반조건은충족이되었는가? ASIC Foundry 를결정하였는가? ASIC Test 는어디에서할것인지결정하였는가? ASIC 양산시그개수는년간얼마나되는가? ASIC 설계를위한 Tool 은결정하였는가? ASIC Foundry 의 Design Kit 은설치되었는가? Performance 를고려하여적용 Technology 를결정하였는가? 11
r ASIC 개발의개괄적흐름 시스템설계 Chip 설계 Chip 공정 Chip 테스트 Proto-Type 전달 실장테스트 Chip 양산 제품판매 12
r ASIC Design Flow(Front-End) ASIC 규격 VHDL Coding VHDL Simulation Synthesis Schematic Entry Pre-Simulation Pre-Simulation Test Vector Gen. Test Vector Gen. Fault Simulation Fault Simulation Verified Netlist 13
r ASIC Design Flow(Back-End) Verified Netlist P&R Seed File P&R Cap. Net. Extract Post-Simulation Merge Phantom DRC, LVS GDS File 14
r ASIC Chip 제작 Mask 준비 ASIC 설계 도면발생 CIF GDS 기계코드 MEBES MASK 제작 설계 Tool CATS DRACULA MASK 제작업체 MASK 구조 가 나 다 가 부분 : 노광장치에장착할때의정렬정보데이터 나 부분 : 웨이퍼제조공정감시및검사부분 다 부분 : 실제설계데이터 15
r 웨이퍼공정 웨이퍼공정을구성하는 3 가지기본기술 1. 박막형성기술. 열산화막. CVD(Chemical Vapor Deposition) 막 : Poly-Silicon, 질화막, 산화막, 에피택셜 ( 단결정막 ), PSG(Phosphorus Silica Glass). PVD(Physical Vapor Deposition) 막 : Al, Silicide 막 2. Photo Etch 기술. Lithography 기술 - Photo Resist 도포 - 노광 (Expose) : UV 광조사 - 현상 (Develop) - Photo Resist 제거 : 미노광부남음 (Negative Resist 는반대 ). Etch 기술 - 피가공막에대해식각작업수행 - Photo Resist 제거 3. 불순물주입기술. 고온확산법 : 고온 (900-1000C) 의노 (Furnace) 에불순물을흘려넣음으로써웨이퍼에불순물을주입하게되는방법. 이온주입법 또한세정기술을웨이퍼공정사이사이에시행하여야한다 16
MOSFET 공정의흐름 1. Wafer 준비 2. 소자분리영역정의 : 질화막을이용 3. Channel Stop 용이온주입 (NMOSFET 의경우 B 주입 ) 4. LOCOS 형성 ( 질화막을이용한선택적산화 ) 5. 질화막제거 6. 게이트산화막 (SiO2) 성장 7. Threshold Voltage Control 용이온주입 8. 게이트폴리실리콘도포 ( 배선용 Poly-Silicon 도함께 ) 9. 게이트영역정의 10. Source, Drain 영역이온주입 11. Metal 층과의절연을위한산화막도포 12. Contact 공정 13. 1st Metal 정의 14. 1st Metal to 2nd Metal 절연공정 15. 2nd Metal 층과의연결창인 Via 공정 16. 2nd Metal 정의 17. 보호막 (Passivation) 도포 18. Pad 정의 19. Wafer Test Line 으로보냄 20. Inking 및 Sawing 21. Package Line 으로보냄 22. Package Test 시행 Metal 1, 2 층은모두 Al 을주로사용하며 3 층, 4 층으로할수도있다 17
r ASIC 설계사양에포함되는내용 ASIC 의사용온도조건 Military Industrial Commercial ASIC 의동작전원조건 ASIC 설계 Tool 관련 ASIC Chip 관련정보설계방식 (Full Custom, CBIC, SOG) 사용라이브러리관련정보 (Macro Cell, Mega-Cell) 공정조건 (Design Rule) Package 관련정보 System 관련정보 System Block Diagram System Description ASIC Block 관련정보 ASIC Block Diagram ASIC Description Timing(Truth Table) 18
입출력신호에관한사양 총괄정리 - 입출력신호이름 - Voltage Level - Pull Up/Pull Down 관련사항 - 기능설명 입력신호에대한사양사항 - Input Level - Reference Signal 정보 (Reference Signal 이름이반드시있어야 ) - Setup Time Margin - Hold Time Margin - Package Pin Number - Die Pad Number - Active 조건 (Active Low?, Active High?) - 선택된 Pad Cell Name 출력신호에대한사양사항 - Output Level - Propagation Delay 관련정보 - Sink Current - Source Current - Open Drain/Collector 관련사항 - Tristate 관련사항 - Package Pin Number - Die Pad Number - 선택된 Pad Cell Name 19
양방향 (BiDirectional) 신호에대한사양사항 - Control 신호명 (Control Mode(I/O)?) - Input, Output Level - Sink Current - Source Current - Propagation Delay - Package Pin Number - Die Pad Number - Tristate? - Open Drain/Collector? - 선택된 Pad Cell Name Clock 관련사양사항 - Asynchronous Clock 여부 - Clock 의주기 - Clock 의 Duty Cycle - Crystal Type 인지 Oscillator Type 인지확인 - Package Pin Number - Die Pad Number 기타사양관련사항기재 20
r Testable Design Testability : 주어진 Test Vector 에의한 Fault Cover 로정의함 Controllability 를확보하여야할회로요소 - Clock Signals - Control Signals(Preset, Clear, Enable, Hold) - Select Signals(Data Select, Data Bus, Address Bus) Observability 를확보하여야할회로요소 - Control Signals - Data Lines of Storage Devices(Flip Flops, Counters, Shift Register, RAM, ROM) - Global Feedback Path - Data Output of Combinational Logic Devices(Encoders, Multiplexers, Parity Generators) DFT(Design For Testability) Ad-Hoc DFT Techniques : 설계자가 Testability 를개선할목적으로자기임의로 Test Circuit 를추가하는것을말한다 1) Test Points : Decoder, Multiplexer, Shift Register 등을추가로삽입하여 Design 을수정하여 Testable Design 이되게한다. - Logic 의 Critical Path 를따라 Test Point 를설정한다. - 문제의소지가있는곳에 Test Point 를삽입한다 - Controllability 를확보하기위하여 Test Point 를삽입한다 - Observability 를확보하기위하여 Test Point 를삽입한다 - Fan-Out 이큰곳에도 Test Point 를삽입할수있다. - Logic 을제어하는위치에 Test Point 를삽입한다. 2)Initialization : Master Reset 을이용한초기화 - Flip Flop 을사용할때반드시 Clear 단이잇는것을사용해야위의 Initialization 이확보된다 21
3) Oscillators and Clocks : Tester 가 Clock Circuit 을직접제어할수있게한다. Free Running Internal Clock 은테스트에난점, 이때사용 4) 대규모의조합논리회로의 Partition : 24 Bit 이상의 Counter, 10 Bit 이상의 Divider 등을소규모의여러그룹으로분할처리하여준다. 5) Logical Redundancy 를만들지말라 - Logical Redundancy : Output Value 가모든 Input 조건에무관한값을가지는경우를말하며이러한경우 Fault Cover 가불가능한회로가된것이다 6) Global Feedback Path - Local Feedback Loop : Gate Output 이같은 Gate 의 Input 으로연결되는경우 - Global Feedback Loop : Gate Output 이같은연결 Loop 의다른 Gate 의 Input 으로 Feedback 되는경우 7) Scan Design : Shift Register 를사용하여 Test Data 를입력시키는설계방법인데 이렇게 Test 회로를추가하여 Sequential Logic 을 Combinational Logic 회로로동작하도록하여준다. - Level Sensitive Scan Design(LSSD) - Edge Sensitive Scan Design - Random Access Scan 22
r Core Library 제작의뢰 Foundry 에서제공 일반적으로사용하는 Library 가제공됨 예 ) 1. Combinational Logic(AND, OR, NAND, NOR, ) 2. Sequential Logic(Latch, Flip Flop) 3. 기타 Foundry Dependent Cells(Repeater, Level Shifter, ) 특수목적으로사용하는 Library - Mega-Cell 로표현 - Foundry 마다제공하는종류가다르다 - Memory(RAM, ROM) - CPU 관련 Library - Analog Library(Standard Cell 화되어있음 ) - 기타제공가능한 IP(Intellectual Property) Design 은이 Core Library 를이용하여진행한다 원하는 Library 의유, 무를미리파악하여둔다. Technology Independent 유, 무에대해서파악한다 HDL 을이용하는설계를진행할경우는합성 (Synthesis) 에대한주의를기울여야한다 Test 를고려하는설계를항상염두에둔다 23
r I/O Library 역시제작의뢰 Foundry 에서제공 일반적으로사용되는 I/O Library(Pad Library) 1) Input Pad Library 2) Output Pad Library 3) Bidirectional Pad Library 4) Tri-State Pad Library 5) Clock 관련 Library : Oscillator, Crystal Pad Library Level Sensing 을위한 Library 1) TTL Level Shifter 2) CMOS Level Shifter Slew Rate 용 Pad Library Pull Up, Pull Down 용 Pad Library Open Drain 용 Pad Library Schmitt Trigger 용 Library Output Current 용량에따른 Library Power Pad Library Ground Pad Library 24
r ASIC 설계 Tool(Work Station Version) : Digital 설계용 Schematic Entry Tool 제작을의뢰할 Foundry 의각종 Library 구비할것 Transistor 의특성을 Best Case, Typical Case, Worst Case 모두에대해갖추고있을것 Entry 된 Schematic Check 기능 사용법을숙지하여야함 Simulator Modeling 이실제에가깝게되도록구비 Logic Simulation 을수행함 User Interface 가 User Friendly Tool 로지향 ( 분석의용이성 ) 각종 Interface 의원활함 (Post P&R 등 ) Back End Design Tool Floor Planning Placement & Routing(Automatic) RC Extraction Design Rule Check Layout Verification(LVS) CIF and GDS Generation Tool HDL 지원 Tool HDL Simulator(Behavioral Simulator) HDL Analysis Synthesis 25
기타설계보조 Tool Gate Count Critical Path Buffering Delay Calculation Test Support : Test Vector Generation & Confirmation Toggle Check Fault Simulator(ZYCAD) Power Calculation Bonding Tool Hardware Accelerator Mega-Cell Compiler Hardware Emulator(QUICKTURN, IKOS) Algorithm Design FPGA Design Tool ALTERA XILINX ACTEL QUICKLOGIC LATTICE AT&T 26
r CMOS 와 TTL 의 I/O 에관하여 CMOS 와 TTL 의 Interface Source IIL Sink IIH Sink Current = IIL(0.4mA) X Fanout Sink Current 와 Source Current 를결정할때 Speed 측면을고려 (Delay 요소고려 ) 통상 Digital ASIC 의경우에는 Sink Current 와 Source Current 가같은것을사용 ( 즉, 2mA Output Pad 라하면 Sink Current 와 Source Current 가모두 2mA 를통상적으로사용한다 ) 27
CMOS TTL I/O 의등가회로 Slew Rate Schmitt Trigger 28
r Noise Margin VDD VOHmin VIHmin VOLmax VILmax GND CMOS VOHmin = 4.5V VIHmin = 3.5V VOLmax = 0.4V VILmax = 1.5V TTL VOHmin = 2.4V VIHmin = 2.0V VOLmax = 0.4V VILmax = 0.8V CMOS 와 TTL 입력에대한문턱전압특성 CMOS 2.5V TTL(Duty Cycle 변한다 ) 1.4V 29
r Ground Bouncing 에대하여 Output Pad 의동시스위칭시 Ground Reference 가흔들리는현상 ( 동시에 Output Pad 가스위칭을하면 IC 의 Bonding Wire 와 Package 의 Lead Frame Inductance 에의한역기전력이발생하여 IC 내부의 Ground Reference 가 Bouncing 하게된다.) 일종의 Noise 가발생한형태가된다. Ground Bouncing 이디지털로직을분간못하게만들정도가되면전체시스템에도 Noise 가전가되는결과를빚게된다. ( 즉, 결과적으로오동작을시키는것이된다 ) TTL Logic 의경우가 CMOS 보다 Ground Bouncing 에더민감하다 (CMOS 는 Logic Threshold 가 VDD/2, 즉 2.5V 인데반하여 TTL 의경우의 Logic Threshold 는 1.4V 이기때문이다 ) Ground Bouncing 을감소시키는설계방법정확한 SSO 를알아내어적절한 Power Pin 수를확보한다. 전달지연에문제가없는경우에는 Slew Rate Output Pad 를사용한다. Fanout 에적절한 Output Pad 를선택하며되도록과다한 Fanout 의사용을억제한다. 입력시간을달리하여동시스위칭수를줄인다. Internal, External 을분리하여 Power Pin 을배정한다. Double Bonding 등으로 Inductance 를감소시켜본다. 30
r Ground Bouncing(External) VCC PAD 1 0 PAD Chip GND PCB GND External Power Pin 결정에고려하여야할사항 31
r Ground Bouncing(Internal) Input buffer Internal Circuit VDD Chip GND PCB GND Internal Power Pin 결정에고려하여야할사항 32
r Power 계산 ( 예제는뒤에 ) Power calculation sheet ASIC 명 ASIC code 1. Series mw/gate P = mw/mhz/gate 2. 평균동작주파수 F = MHz 3. 동시스위칭게이트비율 ( 보통 0.2) S = 4. 사용온도 Ta = 5. Gate 수 G = 6. 출력핀수 B = 7. 출력부하 capacitance C = PF 8. 내부전력소모 Pint = P * F * S * G Pint = mw 9. 외부전력소모 Pext = 0.035 * F * B *0.2 * C Pext = mw 10. DC 출력소모합 Pdc = mw 11. 전체전력소모합 Ptot = 0.001 * (Pint + Pext + Pdc) Ptot = W 12. 패키지의 theta JA /W 13. Junction temperature Tj = (Ptot * theta JA) + Ta Tj(best) = Tj(typical) = Tj(worst) = 14. Delay factor (Junction temperature * Vdd * Process) Best case = * * = Typical case = * * = Worst case = * * = 15. SSO에의한 power pin수계산 외부 Vdd pin수 = 외부 Vss pin수 = 내부 Vdd pin수 = 내부 Vss pin수 = 33
r Bonding Diagram 34
r Pin 배치에있어서의고려사항 SSO 에의한 Power Pin 수를정확하게계산한다. Double Bonding 등을고려한 Power Pad 수도 Power Pin 수와같이고려하여산정한다. 입출력에관계되는 Pin 수를정확하게한다. Test 용 Pin 을구별하여둔다. 출력 Pin 을일정부분에집중적으로배치하지않는다. ( 출력 Pin 에서전력소모가많이생겨서온도가상승하게되고이로인한신뢰성의저하가발생할수있으며이로인해일정부분에서 Delay 의영향이크게나타날수있다.) 위의문제를피하기위해되도록 Power Pin(External Power Pin) 을출력 Pin 사이사이에배치한다. Internal Power Pin 은 Chip 의한면중앙부에배치한다. 35
r Setup & Hold Time Data CLK ts th r Clock Skew Data A B CLK A B 36
r Clock Skew 의영향을적게하기위한적용예 A B C D CLK A CLK B C D 주의점 : Duty Cycle 에는영향을받음 37
r 회로설계시주의점 되도록 Synchronous Design 이되도록한다. Delay Chain, Ring Oscillator 등은사용하지않는다. Gated Clock 의사용을피한다. Glitch 를해소할수있는설계를한다. Combinational Circuit 의 Function Hazard(Glitch 현상 ) 를방지하는설계를한다. PCB 상의회로를그대로 ASIC 화하고자할때는 PCB 상의수동소자들을제거하고검토한다. Tri-State 의사용에있어서는그 Floating 의상태를주의한다. ( 내부회로에는되도록쓰지않는다.) Critical Path 를항상고려하면서설계한다. 적절한입출력패드를선택하여야한다. 3 가지조건을충족하는설계가되도록한다. (3 가지조건 : Worst, Typical, Best Case) 38
r Fault Simulation 양산시 Good Chip 의개수를얼마나많이확보할수있는가의관건 설계자가 Fault Coverage 를향상시키면많은수의 Good Chip 을확보할수있으나 Fault Simulation 을하지않으면적지않은 Bad Chip 을전달받을수있음 Fault Simulation 의결과가 Test Vector 에포함이되어양질의 Test 조건을확립할수있다 Stuck-at-0 Type Fault Stuck-at-1 Type Fault Fault Simulation 의진행과정 첫번째수행한 Logic Simulation(Good Circuit 에대한 Simulation 을수행한것으로간주함 ) 의결과에따라 Pin 을특정한로직값으로고정을시켜둔다. Fault Simulator 가회로에 Fault(Faulty Circuit) 를삽입한다. Simulation 을수행하여첫번째의 Logic Simulation 결과와비교한다. 비교결과가다르면 Fault 가검출이된것이고 ( 즉, 첫번째 Logic Simulation 이 Fault Cover 를한것 ), 비교결과가같으면 Fault 가검출이안된것이다. Fault 가검출이안된부분은공정상에서 Fault 가발생했을경우이를 Chip Test 상에서걸러주지못한다. 39
r Package 관련 Vendor 가가진특성을파악한다. (Power Pin 결정과 Power Line 의배치는각 Vendor 마다다르다. 한예를들어 ) 정확한 Pin 수를계산한다. ( 위 Vendor 에따라서계산을한다. 통상해당 Vendor Engineer 의도움을받아서진행한다 ) 적당한 Package 를선택한다. Pin 들에대한배치를효율적으로한다. ( 위 Pin 배치에있어서의고려사항 참조 ) 테스트용 Pin 을고려하고그에대한배치에있어서주의를기울여놓는다. Bonding Diagram 을그린다. Bonding Diagram 에대한 Confirmation 을한다. 실장테스트를위해해당 Package 의소켓을확보한다. 40