<4D F736F F D20C0CEB5AABDBA5FB9DDB5B5C3BC20B0F8C1A4BAAFC8AD726576C3D6C1BE5F E675F662E646F63>

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1 산업 Overweight ' 무어의법칙 ' 의재구성 : 구조 / 공정변화 Analyst 이세철 seicheol.lee@meritz.co.kr RA 조영호 youngho.jo@meritz.co.kr 결론 : 구조변화로, Photo 대신 CVD/Etch/CMP 공정중요성증대 - 는 QPT, 3D NAND 및 FinFET으로공정 / 구조변화. 셀구조는 2차원에서 3차원형태로전환예상 - EUV지연으로 Photo공정대신 CVD/CMP/Etch 공정확대예상. CVD 및 Etch, CMP 스텝증가전망. Etch용고선택비인산필요성증대 - Top Picks: 삼성전자 (005930), SK하이닉스 (000660), 솔브레인 (036830) - 관련주 : 국제엘렉트릭, 원익IPS, 원익머트리얼즈, 케이씨텍, 아이원스 투자포인트 : 구조적변화 QPT + 3D NAND + FinFET 1. QPT (Quadruple Patterning): EUV 공정지연으로 DPT를반복하는 QPT 공정사용불가피. Photo보다는 CVD/Etch/CMP 공정중요성증대예상 삼성전자 (005930) Buy, TP 1,970,000 원 SK 하이닉스 (000660) Buy, TP 36,000 원 솔브레인 (036830) Buy, TP 60,000 원 2. 2D NAND 3D NAND: NAND는 2차원구조에서 3차원구조인 3D NAND (V-NAND) 로전환예정. 3D NAND는 NAND Gate를수직으로쌓는방식. 삼성전자 13년말양산전망. Etch 공정중요성증대. 솔브레인고선택비 (HSN) 인산각광예상 3. FinFET 구조확대 : 로직제품은 Gate가삼면으로접하는 FinFET 구조로변환중. FinFET은 3차원구조로복잡해지는반면전력소모가낮아져저전력설계가능. 삼성전자 14nm FinFET 개발본격화예상 Top Pick: 삼성전자 (005930), SK하이닉스 (000660), 솔브레인 (036830) 삼성전자 : 3D NAND와 FinFET으로공정한계극복 1) 3D NAND와 FinFET으로공정차별화 2) 세트와부품시너지 SK하이닉스 : SMArT로무어의법칙을넘어, 새로운가능성을연다! 1) SMArT로 3D NAND 추진 2) 모바일 DRAM 수요확대로 DRAM 공급부족솔브레인 : 3D NAND용식각액인고선택비 (HSN) 인산에주목! 1) 기존사업부문의안정적성장 2) 3D NAND용고선택비인산이신규모멘텀관련주 : 국제엘렉트릭, 원익IPS, 원익머트리얼즈, 케이씨텍, 아이원스

2 무어의법칙 의재구성 : 구조 / 공정변화 Contents 1 Prologue: 무어의법칙 (Moore s Law) 의종말? 11 1 무어의법칙 (Moore's Law) 포토공정의지연 : ASML EUV 개발현황 포토공정한계 구조적변화필요성대두 대구조패러다임 : QPT + 3D NAND + FinFET 패러다임 1. QPT (Quadruple Patterning): DPT 반복진행 26 2 패러다임 2. 2D NAND 3 NAND: 수직으로적층하는방식 30 3 패러다임 3. FinFET : Gate의 3면이접하는방식 39 3 시사점 : Photo공정축소, CVD/CMP/Etch 공정확대예상 47 1 시사점 1. CVD(ALD) 공정스텝증가전망 51 2 시사점 2. Etch 난이도증가및고선택비인산필요성 56 3 시사점 3. CMP(Chemical Mechanical Polishing) 공정중요성확대 59 4 Epilogue: 무어의법칙은계속된다... 구조가변화할뿐! 64 Company Briefs 5 삼성전자 : 3D NAND와 FinFET으로공정한계극복 68 1 투자의견 Buy, 목표주가 1,970,000원유지 69 2 투자포인트 : 3D NAND + FinFET ( 시스템 ) + 스마트기기연결 71 6 SK하이닉스 : SMArT로무어의법칙을넘어, 새로운가능성을연다! 85 1 투자의견 Buy, 목표주가 36,000원유지 86 2 투자포인트 : SMArT + 모바일DRAM 수요확대 + SSD 수요확대 88 7 솔브레인 : 3D NAND용식각액인고선택비 (HSN) 인산에주목! 99 메리츠종금증권리서치센터 3

3 무어의법칙 의재구성 : 구조 / 공정변화 [ 표 1] Key assumption 1. 주요응용처별 Set 전망 (M set) CAGR Server % PCs % Desktop PCs % Mobile PCs % Mini-Notebook PCs % Media Tablets % SSD % Graphics Cards % HDD % ODD % Handsets 1,630 1,828 1,985 2,023 2,186 2,356 8% Basic % Enhanced % Smartphone ,132 1,336 34% DVD % TV, LCD % Digital Set-Top Boxes % Video Games Machines % Digital Still Camera % PND % FNS % 2. 주요제품시장전망 ( 금액 ) (M.USD) CAGR Memory 65,940 60,657 52,619 67,665 73,620 80,933 4% DRAM 38,614 28,960 25,861 29,488 35,023 37,952 0% PC DRAM 14,949 6,664 6,268 6,202 6,208 5,289-19% Mobile DRAM 5,172 8,322 8,998 11,372 14,893 18,609 29% SRAM 1, ,002 1,032 0% Flash Memory 24,864 29,380 24,546 35,942 36,395 40,788 10% SSD 2,413 5,746 8,320 12,038 14,797 16,153 46% Microcomponent 56,382 61,906 61,562 66,836 69,516 73,319 5% Logic IC 11,624 11,905 11,915 12,472 13,092 13,754 3% Analog IC 20,986 20,770 20,532 22,685 23,874 25,713 4% Discrete 19,481 19,620 19,323 21,178 22,258 23,901 4% Optical 20,776 22,001 23,081 25,406 28,260 32,385 9% ASIC 22,151 21,779 22,096 24,818 27,076 29,531 6% ASSP 76,309 77,671 78,452 83,848 88,091 92,143 4% Application processor 4,880 8,500 12,116 19,157 27,519 36,347 49% Baseband Processor 12,764 15,125 18,623 21,348 24,708 27,922 17% Connectivity(WiFi+BT+GPS) 6,395 6,846 7,472 8,258 9,126 10,144 10% Foundry (Pure Foundry) 28,305 29,754 32,709 35,644 38,927 42,104 8% Total 299, , , , , ,701 4% 3. 주요제품시전망 ( 수량 ) (M.pcs) CAGR Memory DRAM(1Gb eq.) 15,098 22,538 27,283 36,321 51,362 69,176 36% PC DRAM 7,901 9,983 11,331 12,289 13,041 14,256 13% Mobile DRAM 1,344 2,903 5,401 10,215 18,616 28,629 84% Flash(8Gb eq.) 9,995 18,049 31,663 56,146 92, ,278 69% SSD(8Gb eq.) 758 2,636 6,133 12,795 23,753 39, % Applicatioln Processor ,104 1,445 1,820 41% Baseband Processor 1,630 1,828 1,985 2,023 2,186 2,356 8% Connectivity(WiFi+BT+GPS) 1,048 1,141 1,245 1,400 1,574 1,749 11% 4. 주요제품 ASP ($) CAGR Memory DRAM(1Gb eq.) % PC DRAM % Mobile DRAM % Flash(8Gb eq.) % SSD(8Gb eq.) % Applicatioln Processor % Baseband Processor % Connectivity(WiFi+BT+GPS) % 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 4

4 무어의법칙 의재구성 : 구조 / 공정변화 [ 표 2] Key assumption 1. 주요응용처별 Set 성장률 CAGR Server 18% 9% 8% 5% 8% 5% 7% PCs 14% 0% -1.4% -3.0% 1% 3% 0% Desktop PCs 6% -4% -7% -1% -12% -10% -7% Mobile PCs 24% 9% 7% 0% 10% 10% 7% Mini-Notebook PCs 5% -25% -31% -54% -9% -15% -29% Media Tablets 258% 53% 70% 45% 27% 76% SSD 126% 90% 77% 54% 32% 73% Graphics Cards -6% -10% -4% 3% 1% 0% -2% HDD 16% -4% 8% 6% 5% 4% 4% ODD 14% 0% 6% -11% 5% 5% 1% Handsets 22% 12% 9% 2% 8% 8% 8% Basic 31% 18% 8% -16% -2% -1% 1% Enhanced 3% -11% -11% -17% -10% -7% -11% Smartphone 71% 57% 36% 38% 24% 18% 34% DVD 1% -1% -1% -5% -5% -7% -4% TV, LCD 45% 5% 3% 3% 3% 2% 3% Digital Set-Top Boxes 7% 10% 18% 23% 16% 16% 16% Video Games Machines -16% -8% -5% 3% -2% 1% -2% Digital Still Camera 23% 1% 8% 5% 2% -1% 3% PND -1% -9% -16% -12% -11% -10% -12% FNS 27% -12% 36% 15% 19% 18% 14% 2. 주요제품금액성장률 CAGR Memory 46% -8% -13% 29% 9% 10% 4% DRAM 68% -25% -11% 14% 19% 8% 0% PC DRAM 101% -55% -6% -1% 0% -15% -19% Mobile DRAM 10% 61% 8% 26% 31% 25% 29% SRAM 5% -7% -4% 4% 2% 3% 0% Flash Memory 32% 18% -16% 46% 1% 12% 10% SSD 138% 45% 45% 23% 9% 46% Microcomponent 28% 10% -1% 9% 4% 5% 5% Logic IC 26% 2% 0% 5% 5% 5% 3% Analog IC 37% -1% -1% 10% 5% 8% 4% Discrete 36% 1% -2% 10% 5% 7% 4% Optical 32% 6% 5% 10% 11% 15% 9% ASIC 16% -2% 1% 12% 9% 9% 6% ASSP 22% 2% 1% 7% 5% 5% 4% Application processor 74% 43% 58% 44% 32% 49% Baseband Processor 18% 23% 15% 16% 13% 17% Connectivity(WiFi+BT+GPS) 7% 9% 11% 11% 11% 10% Foundry (Pure Foundry) 41% 5% 10% 9% 9% 8% 8% Total 31% 1% -2% 11% 3% 7% 4% 3. 주요제품수량성장률 CAGR Memory DRAM(1Gb eq.) 42% 49% 21% 33% 41% 35% 36% PC DRAM 31% 26% 14% 8% 6% 9% 13% Mobile DRAM 55% 116% 86% 89% 82% 54% 84% Flash(8Gb eq.) 73% 81% 75% 77% 65% 47% 69% SSD(8Gb eq.) 248% 133% 109% 86% 65% 120% Applicatioln Processor 68% 38% 46% 31% 26% 41% Baseband Processor 12% 9% 2% 8% 8% 8% Connectivity(WiFi+BT+GPS) 9% 9% 12% 12% 11% 11% 4. 주요제품 ASP 변동률 CAGR Memory DRAM(1Gb eq.) 19% -50% -26% -14% -16% -20% -26% PC DRAM 54% -65% -17% -9% -6% -22% -28% Mobile DRAM -29% -26% -42% -33% -28% -19% -30% Flash(8Gb eq.) -24% -35% -52% -17% -39% -24% -35% SSD(8Gb eq.) -31% -38% -31% -34% -34% -34% Applicatioln Prcessor 3% 3% 9% 10% 5% 6% Baseband Processor 6% 13% 12% 7% 5% 9% Connectivity(WiFi+BT+GPS) -2% 0% -2% -2% 0% -1% 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 5

5 무어의법칙 의재구성 : 구조 / 공정변화 Key Chart 무어의법칙종말 (?) 포토공정의지연 자료 : 언론, 메리츠종금증권리서치센터 자료 : Gartner, 메리츠종금증권리서치센터 패러다임 1: Litho Only DPT QPT 패러다임 2: 2D NAND 3 NAND 자료 : 메리츠종금증권리서치센터 자료 : 메리츠종금증권리서치센터 패러다임 3: FinFET 시사점 : Photo 공정축소, CVD/CMP/Etch 공정확대예상 수혜공정 주요기능 관련유망업체 CVD 막질을쌓는공정 국제엘렉트릭, 유진테크, 원익IPS, 원익머트리얼즈 Etch 원하는패턴으로식각솔브레인, 아이원스 ( 세정 ) CMP CVD 후평탄화공정케이씨텍, 솔브레인 자료 : 메리츠종금증권리서치센터 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 6

6 무어의법칙 의재구성 : 구조 / 공정변화 요약및투자포인트 무어의법칙 Prologue: 무어의법칙 (Moore s Law) 의종말? 무어의법칙은에저장할수있는데이터의양이 18개월마다 2배씩증가한다는법칙이다. 전세계업체들은실제로과거 30년간빠른속도로칩을집적하였다. 시장은매년성장하였고, 수량증가및집적도에힘입어가격하락도지속진행되었다. 하지만차세대노광기술인 EUV 리소그래피기술개발이지연되면서무어의법칙의종말을우려하는목소리가높아져가고있다. 3대구조패러다임 : QPT + 3D NAND + FinFET 포토공정의한계로업계는구조적변화를꾀하고있다. 구조변화는크게 3 가지방향성이다. 1) QPT (Quadruple Patterning) 로 DPT를반복하는방식, 2) 기존 Planar 구조인 2D NAND에서 3D NAND로의변화, 3) 로직제품은 FinFET구조라할수있다. 첫번째방향 : QPT 첫번째기술방향은 QPT로 DPT를두번진행하는방식이다. 현재사용중인 SaDPT방식을반복해서진행하는기술이다. 이방식으로진행하더라도포토장비를더사용하지는않는다. 대신 CVD/Etch/CMP 공정이더많이사용될것이다. 이는포토공정이 8대공정중가장비싼공정이기때문이다. QPT는당장적용되기보다는 EUV의백업기술로사용될것으로예상된다. 두번째방향 : 3D NAND 두번째기술방향은기존 Planar 구조인 2D NAND에서 3D NAND로의변화이다. 기존 NAND는 Planar구조로 Floating Gate와 Control Gate로구현된다. 하지만 3D NAND의경우 Gate를수직으로적층하는구조로단위공간내많은 Transistor를쌓을수있다. 또한 Floating Gate 대신 CTF(Charge Trap Flash) 로구현하고있다. 특히 NAND는 HDD 대체라는숙명을갖고있기에고집적화에 3D NAND는필수적이라할수있다. 세번째방향 : FinFET 세번째기술방향은로직제품의 FinFET 구조이다. FinFET은 Intel이 Trigate라명명한기술로저전력이특화된기술이다. 기술방향이속도보다는전력소모를더줄이는방향성의변화라할수있다. FinFET은 Wafer 일부가튀어나온구조이기때문에 CVD/Etch/CMP가중요해진다. [ 그림 1] 무어의법칙의한계? 포토공정의지연 [ 그림 2] 구조패러다임 : 2 차원 3 차원 자료 : Gartner, 메리츠종금증권리서치센터 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 7

7 무어의법칙 의재구성 : 구조 / 공정변화 시사점 : Photo 공정축소, CVD/CMP/Etch 공정확대예상 CVD/CMP/Etch공정확대 3가지기술방향으로 Photo 공정중심이었던공정은 CVD, Etch 및 CMP 공정으로무게중심이이동하고있다. QPT의경우도포토공정의증가를줄이는대신 CVD공정과 Etch공정이늘어나는방식이다. 3D NAND는수직으로 Gate를적층하기때문에 CVD, Etch 및 CMP공정이중요하다. FinFET공정은추가적인에칭공정이필요하게된다. CVD공정스텝증가 : 국제엘렉트릭, 원익IPS, 원익머트리얼즈 첫번째, CVD(Chemical Vapor Deposition) 공정스텝이증가하게된다. 특히 QPT의경우는희생막이, 3D NAND는 Gate 및절연막생성공정이늘어나게된다. 이런공정변화가발생할경우 CVD 장비업체에수혜가예상된다. 특히 LP CVD와 ALD 장비를공급하는국제엘렉트릭과유진테크가공정변화수혜를입을것으로판단된다. 또한 PE-TEOS같은절연막을형성하는 PE CVD 장비수요도증가하게되어원익IPS도수혜를받을것으로예상된다. 원익머트리얼즈역시 CVD GAS를공급하기때문에수혜가예상된다. CMP공정확대 : 케이씨텍솔브레인 두번째시사점은 CMP(Chemical Mechanical Polishing) 공정의중요성확대이다. CMP공정은 CVD로생성한막질을평탄화하고단차를낮추는데사용되는공정이다. 케이씨텍은국내세리아슬러리를주력으로공급하는업체이기때문에 CMP 공정확대시수혜가예상된다. 솔브레인역시슬러리를공급하고있어추가매출이기대된다. Etch공정은고선택비가중요 : 솔브레인 세번째시사점은 Etch공정의난이도증가이다. Etch공정은원하는패턴부분만식각하는공정이다. Etch는크게 Dry Etch와 Wet Etch로구분된다. Dry Etch는등방방식의패턴을구현하는데많이사용된다. Wet Etch는 Nitride 식각용으로 3D NAND 구조에필수적이다. 따라서 Etch공정에서는고선택비 (HSN) 인산에기술력이있는솔브레인에호재로작용할것으로판단된다. Epilogue: 무어의법칙은계속된다... 구조가변화할뿐! 프롤로그에서무어의법칙의종말 (?) 에대해언급한바있다. 실제로현재업계는미세화의한계에돌입하고있다. 하지만실제로는구조적변화가필요한시대적환경이오고있는것이라할수있다. 다행스럽게도업계는기존 2차원 (Planar) 방식을 3 차원구조 (3D NAND, FinFET) 로개발하고있다. 또한 EUV 대신 QPT 방식도진행하고있다. 결론적으로업계는무어의법칙이재구성되고있는변화의중심에서있다. 변화에적응하는업체만이살아남는다는보편적법칙이새삼느껴지는대목이다. [ 그림 3] 시사점 : CVD/CMP/Etch 공정확대 [ 그림 4] ' 무어의법칙 ' 의재구성 수혜공정 주요기능 관련유망업체 CVD 막질을쌓는공정 국제엘렉트릭, 유진테크, 원익IPS, 원익머트리얼즈 Etch 원하는패턴으로식각솔브레인, 아이원스 ( 세정 ) CMP CVD 후평탄화공정케이씨텍, 솔브레인 자료 : 메리츠종금증권리서치센터 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 8

8 무어의법칙 의재구성 : 구조 / 공정변화 Top Picks 삼성전자, SK하이닉스, 솔브레인투자유망 삼성전자, SK하이닉스와솔브레인은 QPT, 3D NAND와 FinFET 공정변화에부합하는 IT 업체임. 특히삼성전자는 3D NAND를세계최초로양산추진하고있고, 로직제품은 FinFET공정을추진중에있음삼성전자 : (Buy, TP: 1,970,000원 ) 삼성전자는 3D NAND를세계최초로양산추진중임. 삼성전자에서는 3D NAND로 TCAT(Terabit Cell Array Transistor) 방식개발진행중. 시스템는 14nm FinFET 조기도입으로경쟁력확대예상. 삼성전자는또한세트와부품시너지확대중. 시스템및메모리핵심부품최적화로타사제품대비최적성능구현및이익극대화예상 SK하이닉스 : (Buy, TP: 36,000원 ) SK하이닉스는 3D NAND인 SMArT (Stacked Memory Array Transistor) 로무어의법칙을넘어서고있음. 3D NAND 채용으로 NAND 기술력강화전망. SK하이닉스는모바일 DRAM 수요확대로실적개선확대전망. Server DRAM 및그래픽 DRAM수요도증가하고있어공급부족최대수혜예상. 또한 SSD 수요확대로 NAND 수요증가전망. SK하이닉스는 LAMD를통해자체 SSD 컨트롤러확보. 연내자체 SSD 컨트롤러를내재한 SSD 출시예상솔브레인 : (Buy, TP 60,000원 ) 솔브레인은 3D NAND 공정변화로고선택비인산인 HSN 식각액 (High Selectivity Nitride) 매출성장이 2014년본격화전망. HSN 식각액은질화막 (Si3N4) 박막용해시사용. 솔브레인은기존인산계열식각액대비선택비를개선함. 솔브레인은세리아 CMP 슬러리매출성장을위해거래선다변화추진중. 또한향후 QPT, 3D NAND 및 FinFET 구조가본격화됨에따라 CMP 슬러리수요증대예상 메리츠종금증권리서치센터 9

9 무어의법칙 의재구성 : 구조 / 공정변화 Peer group Valuation Table [ 표 1] 삼성전자 Peer group Valuation Table 시가총액 ( 백만 USD) EV/EBITDA PER PBR ROE(%) F F F F 삼성전자 196, 인텔 121, 마이크론 11, n/a n/a 도시바 20, TSMC 99, n/a LGD 9, 노키아 13,615 n/a 5.73 n/a n/a 애플 428, HTC 8, LG 전자 12, n/a n/a 소니 17, n/a 자료 : Bloomberg, 메리츠종금증권리서치센터주 : 5 월 10 일종가기준 [ 표 2] SK 하이닉스 Peer group Valuation Table 시가총액 ( 백만 USD) EV/EBITDA PER PBR ROE(%) F F F F SK 하이닉스 18, n/a 마이크론 11, n/a n/a 난야 4,356 n/a n/a n/a n/a 26.4 n/a n/a 이노테라 1, n/a 윈본드 1, n/a n/a 자료 : Bloomberg, 메리츠종금증권리서치센터주 : 5 월 10 일종가기준 [ 표 3] 솔브레인 Peer group Valuation Table 시가총액 ( 백만 USD) EV/EBITDA PER PBR ROE(%) F F F F Dow Chemical 42, Nitto Denko 11, JSR 5, Kanto Denka n/a n/a 제일모직 4, 한솔케미칼 솔브레인 이엔에프 동진쎄미켐 n/a n/a 1.20 n/a 8.88 n/a 덕산하이메탈 735 n/a 디엔에프 n/a 자료 : Bloomberg, 메리츠종금증권리서치센터주 : 5 월 10 일장마감기준 메리츠종금증권리서치센터 10

10 무어의법칙 의재구성 : 구조 / 공정변화 Ⅰ. Prologue: 무어의법칙 (Moore s Law) 의종말? 무어의법칙의한계봉착우려 에서무어의법칙만큼영향력을끼친법칙은없었다. 무어의법칙은 30년이넘게의기술혁신의원동력이되어왔다. 하지만차세대노광기술인 EUV 리소그래피기술개발이지연되면서무어의법칙의종말을우려하는목소리가높아져가고있다. 실제로현재산업은공정미세패턴한계에진입하고있다. 필자가 '12년 9월에발간했던리포트 ( 신화는계속된다!) 에서언급한바와같이선두주자인한국업체들의가장큰경쟁력이라할수있는부분이없어지고있다. 삼성전자와 SK하이닉스는그동안공정미세전환을바탕으로경쟁사대비원가경쟁력을보유하였다. '09년에는후발주자대비삼성전자와 SK하이닉스는앞선경쟁력을갖추었지만점점공정미세화측면에서후발주자와의격차가좁혀지고있다이렇게공정격차가좁아지는이유는포토공정개발지연에있다. 특히 ASML이개발하고있는 EUV가지연되고있다. 현재개발된제품역시양산성에문제가있는상황이다. 벨기에소재컨소시엄인 IMEC에서는 2011년 ASML이개발한 EUV 리소그래피시스템 NXE 3100을도입하였다. IMEC은약 3천장의웨이퍼를처리하면서 EUV 사용가능성의길을열어놨다. 하지만 EUV는인텔이나삼성전자, TSMC 등의메이커가현재상용화하고있는프로세스에비해 throughput이 1/8밖에되지않는상황이다. 이로인해업체들은 EUV기술가능성에탈피하여다른기술방향성에고민하고있다. 금번리포트는공정전환한계를극복하려는업체들의전략방향에대해분석하고자한다. 결론적으로업체들은 Scale Down보다는구조적변화에서방향을찾고있다. 금번 Prologue에서는무어의법칙 (Moore's Law), 포토공정현황에대해알아보고구조적변화가능성에대해살펴보도록하겠다. [ 그림 5] EUV 상용화지연관련만화 자료 : Monolith IC3D, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 11

11 무어의법칙 의재구성 : 구조 / 공정변화 1. 무어의법칙 (Moore's Law) 무어의법칙 : 18개월마다저장데이터양이 2배씩증가 무어의법칙은에저장할수있는데이터의양이 18개월마다 2배씩증가한다는법칙이다. 전세계업체들은실제로과거 30년간빠른속도로칩을집적하였다. 시장은매년성장하였고, 수량증가및집적도에힘입어가격하락도지속진행되었다. 무어의법칙은 1965년무어가 Electronics지에실린논문에서비롯됐다. 그는 IC 가발명된 1958년이후부터 1965년까지성장추세를바탕으로성장이향후 10년간지속될것이라고예상하였다. 무어가실제로예측한것은향후 10년간집적회로의집적도가 12개월에 2배씩늘어난다는것이다. 하지만인텔임원 David House가이를일부수정하면서 18개월마다 2배씩증가하는것으로일반인들은인식하고있다. 이유야어쨌건그의예측은현재까지정확히맞아떨어졌다. 물론기술이점점발전하면서발전속도가 12개월에서 18개월, 24개월로점점늦춰지기는했지만집적은아직멈추지않았다. 집적도가향상되면서컴퓨터의동작속도, 제품기능등이함께개선되었다. 그동안 PC가비약적으로성장하게된계기가되었다. 이로인해무어의법칙은업계가달성해야할목표치가되어왔다. 기술적난관이있을때마다업체들은문제를해결해냈다. 어찌보면무어의법칙은업계에있어자기암시적인법칙이라할수있다. [ 그림 6] 무어의법칙 자료 : 언론, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 12

12 무어의법칙 의재구성 : 구조 / 공정변화 무어의법칙의한계? 하지만이론물리학자인미치오카쿠는무어의법칙의유효성이 10년정도남은것으로보고있다. 현재구조로는트랜지스터의집적도에한계에도달하고있기때문이다. 미치오카쿠는자신의 2011년저서인미래의물리학에서도무어의법칙의몰락을우려하고있다. 미치오카쿠는이를대체할새로운기술을찾아내지못하면 IT 업계는사양산업이될수도있다고예상하기도했다. 구스타프슨은 ' 무어의법칙 ' 이단순히칩하나에얼마나많은트랜지스터를집적할수있느냐는기술역량의문제만이아니라고보고있다. 즉경제적타당성이있는지의문제로보고있다. 원래 ' 무어의법칙 ' 자체도경제적인트랜지스터의수가 2년마다두배가된다는이론이었다. 실제로 DRAM산업의경우 '12년 9월발간했던리포트 ( 신화는계속된다!) 에서언급한바와같이 09년에는선두주자들이후발주자와 3 ~ 4세대앞선경쟁력을갖추었지만향후 2014년에되면 1세대수준안팎으로경쟁격차가좁혀지게된다. 즉무어의법칙에한계가온다는우려가계속해서나오고있다. [ 그림 7] 업체별 DRAM 공정전환변화 (nm) 선두그룹중간그룹후발그룹 자료 : Gartner, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 13

13 무어의법칙 의재구성 : 구조 / 공정변화 무어의법칙의변화 하지만무어의법칙도조금씩변화하고있다. 무어의법칙의부수적인효과로저전력화가이뤄지고있기때문이다. 최근 PC에서모바일로패러다임이변화하면서의저전력화는중요한요소가되고있다. 즉과거의무어의법칙은경제성을바탕으로한집적도향상이라면앞으로의방향은모바일에부합되는방향에의미가있다고볼수있다. 실제로최근 CPU는매년컴퓨팅성능향상에집중하기보다는다른가치에집중하고있다. 최신프로세서에도입된소비전력감소와그래픽성능향상은 CPU의더딘성능향상을보완하는데도움을주고있다. 이처럼앞으로의무어의법칙에는변화가있을것으로판단된다. 경제성을바탕으로한집적도향상보다는주어진환경에따라제품별로다른방향을추구할것으로예상된다. 즉디램은저전력화와성능개선을방향성으로발전하고낸드는 SSD 대체를위한집적도향상이지속될것이다. 로직의경우는저전력구현을위한구조적변화를가져올것으로판단된다. [ 그림 8] Intel, Low Power CPU 자료 : Intel, The Verge, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 14

14 무어의법칙 의재구성 : 구조 / 공정변화 2. 포토공정의지연 : ASML EUV 개발현황 포토공정의지연 앞에서살펴본바와같이무어의법칙의한계우려는결국포토공정의지연에있다. 그동안는다양한포토장비를사용해왔으며미세패턴을구현하기위해리소장비광원은 G-line, i-line, KrF, ArF로발전하였다. 그다음으로 EUV가도입되어야하는데광원및렌즈 Contamination Issue등으로도입이지연되어왔다. 현재는대부분의문제는해결되었으나 Through-put 문제로양산성이떨어지고있는상황이다. 최근포토공정상황을살펴보면, 포토광원으로 ArF를사용하고있다. 이역시더미세한패턴을구현하기위해 ArF Dry대신 ArF Immersion장비을사용하고있다. 참고로 ArF Immersion은 Wet 방식으로명명되기도한다. ArF Immersion 방식은이론상 40nm까지사용가능하다. 따라서 30nm급에서는 ArF Immersion 장비에 DPT (Double Pattering Technology) 공정을추가로사용하고있는상황이다. DPT 도한계돌입 하지만 DPT 공정역시 30nm급정도에서만사용가능한기술이었다. 그럼에도불구하고 20nm급에서사용하는이유는 EUV 개발이계속지연되고있기때문이다. 즉 DPT 공정으로 20nm급을구현하다보니공정전환은계속늦춰지고있다. 여기에공정전환에따른전환효율도떨어지고있는상황이다. [ 그림 9] 포토광원과공정전환 Timeframe 자료 : ASML, Gartner, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 15

15 무어의법칙 의재구성 : 구조 / 공정변화 EUV는극자외선방식 EUV는 Extreme Ultra Violet의약자로극자외선을활용한리소그래피기술이다. 많은문제들을극복하고있지만양산성이큰문제로남아있다. ASML은 EUV개발양산성확보를위해 3대업체인삼성전자와인텔, TSMC 등에지분 25% 를넘기는조건으로공동개발을제안하였다. 삼성전자역시 ASML 장비선점을위해지분인수 (3%) 참여를결정한바있다. 한편주요업체들은그동안 EUV 인프라개발을위해미국컨소시엄인 SEMATECH과유럽컨소시엄인 IMEC에서공동개발을진행중에있다. [ 그림 10] ASML 12 년 2 분기매출비중 ( 기술 / 지역 / 제품 / 거래선 ) 자료 : ASML, 메리츠종금증권리서치센터 [ 그림 11] ASML 12 년 4 분기매출비중 ( 기술 / 지역 / 제품 / 거래선 ) 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 16

16 무어의법칙 의재구성 : 구조 / 공정변화 EUV광원은 LPP방식유력 EUV 개발광원방향은 LPP(Laser-Produced Plasma) 방식과 LDP(Laser-assisted Discharge Plasma) 방식으로나뉜다. LPP방식은레이저를이용하는방식이며, LDP는레이저를활용한방전방식이다. ASML이최근 Cymer를인수한것을감안할경우 LPP 방식이더우세한상황이다. [ 그림 12] ASML EUV 개발방향 Laser-Produced Plasma (LPP) Laser-assisted Discharge Plasma (LDP) CO2 laser ignites tin plasma Debris mitigation by background gas and possible magnetic field Suppliers: Cymer, Gigaphoton High voltage ignites tin plasma Debris mitigation by rotating foil trap Suppliers: Xtreme Technologies 자료 : ASML, 메리츠종금증권리서치센터 [ 그림 13] ASML EUV 개발방향 mm EUV EUV 450mm Process developmet tools Production tools 450nm (300mm compatible) 22nm 22nm 18nm 13nm 13nm 9nm 7nm < 7nm Immersion 450mm 300mm NXT based Process developmet tools Production tools 450nm (300mm compatible) Dry Products 450mm 300mm XT: 800 / 860 / 1000 / 1450 Process developmet tools Production tools 450nm (300mm compatible) Same Platform 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 17

17 무어의법칙 의재구성 : 구조 / 공정변화 EUV와 Immersion 장비는양립할전망 최근변화를살펴보면 EUV 개발지연을감안, ASML은 Immersion 장비를업체들에게 450mm시대에서도지속공급할예정에있다. 아래그림과같이 ASML은 Twinscan NXT Immersion 장비의신규버전들을 EUV와병행해서거래선에계속공급할예정이다. 이는 ASML 역시향후기술개발에 EUV만이유일한대안으로보고있지않고있음을반증해주고있다. Intel, 삼성전자, SK하이닉스역시 Immersion장비를기존 450mm에서도지속사용가능성이높은상황이다. [ 그림 14] ASML 포토장비 2 가지방향 TWINSCAN NXT - Immersion TWINSCAN NXE EUV Continuous improvement in throughput, overlay and imaging (CDU) optimized for multi-pass patterning at 20nm and below Introduce 450nm capability Over 420 ASML immersion systems in use today Preparing EUV platform for volume manufacturing of critical layers with imaging to 10nm and beyond Introduce 450nm capability 6 ASML EUV system in use today 자료 : ASML, 메리츠종금증권리서치센터 [ 그림 15] ASML 포토장비개발로드맵 Immersion NXT: 1950i, NXT: 1960Bi, NXT: 1970Ci EUV NXE: 3300B, NXE: 3350, mm QXT, QXE 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 18

18 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 16] ASML EUV 장비 : NXE 3300B System Performance NXE:3300B NA 0.33 The N E:3300B is a continuation of the NXE:3100 with Resolution (half-pi ch) Overlay (DCO / MMO) Throughput System common modules: stages, handlers, sensors, electronics & software, A changed optical column improved resolution(0.33na), increased transmission for higher productivity at higher dose, capability for off-axis illumination without energy loss, Reduced footprint 자료 : ASML, 메리츠종금증권리서치센터 22 nm (18 nm with OAI) 3.0 / 5.0 nm 15mJ/cm 2 [ 그림 17] ASML EUV 개발현황 Proto 1 with sharp optics First exposure in resist done Coarse lens setup Pilot 1 reliability testing Cymer install and plasma qualification Pilot 2 reliability testing Ushio source installation Pilot 3 Dynamics per ormance esting Pilot 4 Reticle handler installation Pilot 5 Bottom module installation 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 19

19 무어의법칙 의재구성 : 구조 / 공정변화 양산성이관건 EUV 자체기술구현은꾸준한기술개발로큰문제가없는상황이다. 연구개발차원에서는아래그림과같이 13nm, 14nm 미세패턴이구현가능하기때문이다. 하지만양산성이기존장비의 1/8 수준밖에되지않아기술적문제가상당부분해결됐음에도불구하고양산성이해결되기까지는 EUV 도입은쉽지않을것으로판단된다. [ 그림 18] ASML EUV 장비 NXE3300 이미징및오버레이 Scanner qualification Dedicatede Chuck Overlay[nm] X Y Day Scanner capability Matched Machine Overlay NXE - immersion[nm] X Y Wafer 자료 : ASML, 메리츠종금증권리서치센터 [ 그림 19] ASML EUV 장비 NXE3300 를사용한실제패턴 Dipole30, Chemically Amplified Resist (CAR) Dipole45, Inpria Resist Quasar30 (CAR) Large Annular (CAR) 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 20

20 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 20] ASML EUV 장비 NXE3300 오버레이개선방향 자료 : ASML, 메리츠종금증권리서치센터 [ 그림 21] ASML EUV 장비 NXE3300 오버레이개선방향 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 21

21 무어의법칙 의재구성 : 구조 / 공정변화 3. 포토공정한계 구조적변화필요성대두 포토공정한계감안시구조적변화필요성대두 현재산업은포토공정한계감안시구조적변화의필요성이대두되고있다. 향후구조변화방향성은크게두가지로볼수있다. 1) DPT(Double Patterning Technology) 를반복진행하는 QPT(Quadruple Patterning) 방향과, 2) 2차원구조를 3차원구조로바꾸는방향인 3D NAND와 FinFET 구조가그것이다. 첫번째방향은기존기술을연장하는 Incremental Innovation( 연속적혁신 ) 에해당되며, 두번째방향은새로운방식인 Disruptive Innovation( 파괴적혁신 ) 이라할수있다. QPT + 3D NAND + FinFET 패턴형성은 QPT기술이 EUV와양립할것으로판단된다. 기술적인어려움은크지않으나전환효율이낮기때문에저전력등다른목적을위해미세패턴구현이필요한곳에사용될전망이다. 3D NAND는 NAND의숙명상 SSD를대체해야하기때문에집적도를높이는구조로활용될것으로판단된다. FinFET은저전력구현을위한로직제품에사용될전망이다. [ 그림 22] 구조변화 90 nm 65 nm 45 nm 32 nm 22 nm Invented SiGe Strained Silicon 2nd Gen. SiGe Strained Silicon Invented Gate-Last High-K Metal Gate 2nd Gen. Gate-Last High-K Metal Gate First to Implement Tri-Gate Strained Silicon High-k Metal Gate Tri - Gate 자료 : Intel, 메리츠종금증권리서치센터 [ 그림 23] Planar vs. FinFET 자료 : Intel, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 22

22 무어의법칙 의재구성 : 구조 / 공정변화 또하나의방향성 : STT-MRAM 또하나의방향성은물질변화를통한신규인 STT-MRAM이라할수있다. STT-MRAM은 2015년이후도입될메모리로현재 DRAM을대체할기술이다. 앞서언급한 Disruptive Technology로현단계에서는연구단계에있는기술이다. 주요특징은 DRAM과달리비휘발성이면서 DRAM 보다빠른속도를구현할수있어 Universal Memory 특징을갖고있다. 삼성전자는 2011년미국그란디스라는회사를인수하면서 STT-MRAM 개발의원천기술을확보해차세대시장을선점할발판을마련했다. 그란디스는 2002년 1500만달러 ( 약 157억원 ) 의벤처투자자금과미국국방성고등연구계획청 (DARPA) 의연구보조비를 1대1로매칭해설립된회사로 STT-MRAM의원천기술을보유한회사다. 하이닉스역시도시바와 STT-MRAM을공동개발예정이다. 하이닉스의연구개발거점인이천에도시바엔지니어가출방하는방식으로공동개발을시작한다. 하이닉스는과거 STT-MRAM개발추진을재발표한바있어양사공동개발은기정사실화되었다. 도시바는이미 2010년에 64Mbit STT-MRAM개발을한바있어 STT-MRAM개발경쟁은가속화될전망이다. 다만물성특성및양산성문제로 STT-MRAM은제품화에는시간이소요될것으로판단된다. [ 그림 24] STT-MRAM Cell 구조 자료 : 메리츠종금증권리서치센터 [ 그림 25] STT MRAM 설계도면 [ 그림 26] STT-MRAM 사진 자료 : 메리츠종금증권리서치센터 자료 : Internett Website 메리츠종금증권리서치센터 23

23 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 27] STT-MRAM MTJ 구조 CoFeB MgO (15~25A) CoFeB Ru CoFe PtMn 자료 : 언론, 메리츠종금증권리서치센터 [ 그림 28] STT-MRAM 패턴 M2~Repair M1(BL) M1(BL) M1 contact MTJ In-plane MTJ + RIE BE contact SL Modified BM + LR W SL contact Land Plug Metal plug LLD/SD Gate Fin-FET Cell Tr Well/Ch Isolation 자료 : IEDM, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 24

24 무어의법칙 의재구성 : 구조 / 공정변화 Ⅱ. 3 대구조패러다임 : QPT + 3D NAND + FinFET Prologue에서살펴본바와같이포토공정의한계는구조적변화를가져오게했다. 현재구조변화는크게 3가지방향성이다. 1) QPT (Quadruple Patterning) 로 DPT를반복하는방식, 2) 기존 Planar 구조인 2D NAND에서 3D NAND로의변화, 3) 로직제품의 FinFET구조라할수있다. 이방향성에대해본페이지에서간략히정리해보면다음과같다. 첫번째방향 : QPT 첫번째기술방향은 QPT로 DPT를반복진행하는방식이다. 현재사용중인 SaDPT방식을반복해서진행하는기술이다. 이방식으로진행하더라도포토장비를더사용하지는않는다. 대신 CVD/Etch/CMP 공정이더많이사용될것이다. 이는포토공정이 8대공정중가장비싼공정이기때문이다. QPT는당장적용되기보다는 EUV의백업기술로사용될것으로예상된다. 두번째방향 : 3D NAND 두번째기술방향은기존 Planar 구조인 2D NAND에서 3D NAND로의변화이다. 기존 NAND는 Planar구조로 Floating Gate와 Control Gate로구현된다. 하지만 3D NAND의경우 Gate를수직으로적층하는구조로단위공간내많은 Transistor를쌓을수있다. 또한 Floating Gate 대신 SONOS나 TANOS 막질을활용, CTF(Charge Trap Flash) 로구현할것으로판단된다. 특히 NAND는 HDD 대체라는숙명을갖고있기에고집적화에 3D NAND는필수적이라할수있다. 세번째방향 : FinFET 세번째기술방향은로직제품의 FinFET 구조이다. FinFET은 Intel이 Trigate라명명한기술로저전력이특화된기술이다. 기술방향이속도보다는전력소모를더줄이는방향에중점을갖게되기때문이다. FinFET은 Wafer 일부가튀어나온구조이기때문에 CVD/Etch/CMP가중요해진다. 상기 3가지큰흐름에대해다음페이지에서부터보다자세히살펴보기로하겠다. [ 그림 29] 구조변화 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 25

25 무어의법칙 의재구성 : 구조 / 공정변화 패러다임 1. QPT (Quadruple Patterning): DPT 반복진행 QPT (Quadruple Patterning) 첫번째기술방향은 QPT로 DPT를반복진행하는방식이다. 이전페이지에서언급한 3가지방향중 EUV 대체기술에해당된다. QPT는 DPT 방식의연장선이기때문에 SaDPT(Self-aligned Double Patterning Technology) 방식을반복해서사용한다. 잠시 SaDPT 기술을복기해보면이기술은넓은간격의첫번째패턴을우선형성한후패턴과패턴사이에또다른패턴을형성하여패턴간의간격을감소시키는기술이다. 이기술은기존공정대비포토공정을더사용하지는않는다. 대신희생막을형성해야하기때문에 CVD 공정이추가되며패턴형성을위한 Etching 공정및 CMP공정이필요하게된다. 현재업체들이개발하고있는기술은 SaDPT의연장성인 SAQP(Self-Aligned Quad Patterning) 프로세스이다. 이렇게될경우기존 DPT보다포토공정은그대로유지하는대신 CVD/Etch/CMP 공정이 2배이상더많이사용될것이다. 실제로 QPT는 Single Patterning대비 3.3배, Double Patterning 대비 1.7배비용발생하게된다. 이추가비용은 CVD/Etch/CMP 추가공정비용이라할수있겠다. [ 그림 30] 포토공정별 Cost 비교 3.3x 1.9x 1.0x Single Patterning Double Patterning Quadruple Patterning 자료 : 메리츠종금증권리서치센터 [ 그림 31] 포토방식별스텝수증가비교 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 26

26 무어의법칙 의재구성 : 구조 / 공정변화 QPT 공정방식을살펴보면아래와그림과같이복잡한스텝으로막질을형성하게된다. 희생막도 2배이상소요되고스패이서도두번형성하는형태가된다. 결론적으로기존공정대비 2배이상의 CVD 공정과 Etch 공정, 그리고 CMP 공정이수반되게된다. QPT 공정은기술적으로구현이어려운것은아니나전환효율측면에서는문제점이있다. 하지만 EUV의양산성이계속지연된다면 QPT 기술도입도저전력의장점을활용하기위해서조만간발생할가능성이높다. [ 그림 32] QPT 공정프로세스 자료 : monolithic3d, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 27

27 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 33] QPT 공정패터닝 자료 : Website, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 28

28 무어의법칙 의재구성 : 구조 / 공정변화 10나노급에서 QPT적용전망 QPT 기술적용은 DRAM은 20나노이하, NAND는 1Y이하, 로직은 10nm에서사용이예상된다. 물론 EUV가양산화되지않는다는전제이다. 어찌보면앞에서언급한 3가지기술방향 (QPT, 3D NAND, FinFET) 중가장늦게다가올수도있다. 하지만 20나노급이하에서 EUV가계속지연된다면 QPT 사용이불가피할것으로판단된다. [ 그림 34] DRAM, NAND, Logic Roadmap 자료 : Gartner, ASML, 메리츠종금증권리서치센터 [ 그림 35] 포토장비가지원가능한 Shrink Roadmap 자료 : ASML, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 29

29 무어의법칙 의재구성 : 구조 / 공정변화 패러다임 2. 2D NAND 3 NAND: 수직으로적층하는방식 3D NAND: 수직으로적층하는 NAND 두번째기술방향은 3D NAND이다. 3D NAND는트렌지스터를수직으로적층하는방식이다. 평면으로되어있던트렌지스터를수직으로올리는구조라할수있다. 이렇게될경우단위면적당트렌지스터집적도가획기적으로늘어나게된다. 3D NAND와기존 2D NAND 구조간차이를살펴보면마치아파트신도시와일반주택가로비유할수있다. 일반주택가는일렬로주택들이나열되어있어많은사람들이살수없다. 하지만동탄신도시처럼아파트단지들은수직구조로되어있어많은가구들이살수있게된다. 이와같이 3D NAND는트렌지스터를수직으로쌓아올려집적도를높이는방식이다. [ 그림 36] 일반주택가 ( 기존 NAND 구조 ) [ 그림 37] 아파트신도시 (3D NAND) 자료 : 라스베가스주택가, 메리츠종금증권리서치센터 자료 : 동탄신도시조감도, LH 공사, 메리츠종금증권리서치센터 [ 그림 38] 옥외주차방식 ( 기존 NAND 구조 ) [ 그림 39] 복층주차방식 (3D NAND) 자료 : Website, 메리츠종금증권리서치센터 자료 : Website, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 30

30 무어의법칙 의재구성 : 구조 / 공정변화 3D NAND 기술개요 3D NAND가가능한이유는 NAND의구조에있다. DRAM이하나의트렌지스터와하나의캐피시터로구성되어있는반면, NAND는트렌지스터하나로구성되어있기때문이다. 물론트렌지스터도 Floating Gate와 Control Gate로구성되어있긴하나 DRAM에비해상대적으로구조가단순하다. 반면 DRAM은 NAND와달리캐피시터가있기때문에수직으로셀구조를배열하기가쉽지않다. 3D NAND는 EUV 없이도구현가능 3D NAND는 EUV 없이도구현이가능하다. 오히려포토공정을연장해서사용할수있다. Gate를 Stack하거나막질을수십번반복한후에최종적으로포토공정을진행하기때문에집적도가높아진다하더라도포토공정이상대적으로늘어나지않게된다. [ 그림 40] 3D NAND 개요 3D NAND The Solution 20 years of success in 2D NAND technology & manufacturing Current 2D NAND scaling is approaching technology limitation Solution vertically integrating a 2D NAND cell string for a path beyond 1x Concept published by Toshiba in 2007 Potentially scalable up to petabytes 2D NAND 3D NAND Cell Periphery 자료 : LAM Research, 메리츠종금증권리서치센터 [ 그림 41] 3D NAND Layer 구조 Channel Hole Billions Per Die Staircase Contact (1, 2) Billions per Die Gate Trench Millions Per Die APF Mask Open Cell Periphery 자료 : LAM Research, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 31

31 무어의법칙 의재구성 : 구조 / 공정변화 업체별 3D NAND 개발현황 3D NAND 개발관련, 삼성전자는 TCAT구조, 도시바는 Piped-BiCS방식으로구현중이다. SK Hynix는당초 Floating Gater를유지하는 3D FG구조로개발하였으나최근 CTF 구조인 SMArT라는기술을선보이고있다. 3D NAND 개발은도시바가제일먼저진행하였으나, 양산가능시점으로는삼성전자가가장빠를것으로판단된다. 삼성전자는 TCAT 방식 삼성전자는 3D NAND로 TCAT(Terabit Cell Array Transistor) 방식을사용하고있다. Control Gate를수직으로쌓고에칭을실시한후 TANOS 막질을입히는방식으로 Gate 구조는 CTF(Charge Trap Flash) 방식에해당한다. 언론에따르면삼성전자는올해말또는내년 1분기에 3D NAND를양산할것으로예상된다. 도시바는 Piped-BiCS 방식 도시바 3D NAND는 Piped-Bit cost scalable 방식으로삼성전자의 TCAT구조와유사하나 TANOS 대신 SONOS 막질을사용한다. 또한아래부분이파이프형태로되어있으나 CTF방식인점은삼성전자와동일하다. 도시바는가장먼저 3D NAND 연구를했음에도불구, 최근여러기술적난이도로진행속도는삼성전자에비해상대적으로뒤처지고있는것으로판단된다. SK하이닉스는 SMArT 방식 작년 11월당사에서발간한인뎁스리포트 (SSD, 캐즘을넘어서다!) 에서언급한바와같이 SK하이닉스는당초 Floating Gate를사용하는 3D FG 방식으로개발하고있었다. 하지만 SK하이닉스는 SMArT(Stacked Memory Array Transistor) 라는 3D NAND 기술을작년 12월발표하였다. SK하이닉스도금년하반기 128 Gb MLC 3D 낸드플래시개발샘플을출하한다는계획을갖고있다. [ 표 4] 업체별 3D NAND 개발현황 Gate First Gate Last Toshiba/P-BICS Hynix DC-SF Samsung/TCAT Type of 3D NAND Transistor Gate all around, Salicided Poly Si Gate Gate all around, Salicided Poly Si Gate Gate all around, Damascene metal gate Storage Charge trap Floating Gate Charge trap 자료 : IMW, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 32

32 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 42] 도시바 Piped-BiCS 자료 : Website, 메리츠종금증권리서치센터 [ 그림 43] 삼성전자 TCAT 자료 : Website, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 33

33 무어의법칙 의재구성 : 구조 / 공정변화 3D NAND 구조 CTF vs. FG 3D NAND 구조는크게 2가지방식으로개발중이다. 첫번째는기존방식대로 Control Gate와 Floating Gate를유지하는방식이다. 이방식은추가구조변경없이 Control Gate 와 Floating Gate를순차적으로적층하는구조이다. 두번째방식은 CTF(Charge Trap Flash) 를사용하는방식이다. 이방식은 Floating Gate가따로존재하지않기때문에 Control Gate로더많이적층할수있다. 현재방향성은두가지기술중 Floating Gate 를생략한 CTF방식기술이대부분업체들에게채택될것으로판단된다. 3D NAND 제조공정 Gate First vs. Gate Last 3D NAND 제조공정기술도크게두가지로나뉜다. Gate First 방식과 Gate Last 방식이그것이다. Gate First 방식은도시바가개발한방식으로 Gate를먼저순차적으로적층한후비아홀을구성하는방식이다. 적층자체는 Gate Last방식대비빠르게진행할수있다는장점이있다. 반면 Gate 적층시사용되는메탈구현및오염에따른파티클로인해서수율이떨어지는단점을갖고있다. [ 그림 44] 3D NAND 제조공정 - Gate First 방식 ( 도시바 ) 자료 : Toshiba, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 34

34 무어의법칙 의재구성 : 구조 / 공정변화 삼성전자 3D NAND 방식 - Gate Last 두번째제조방식은삼성전자가채택하고있는 Gate Last 방식이다. Gate Last 방식은먼저 Gate가형성될부분을 Nitride로구현하여막질적층을진행하고이후에 Nitride를고선택비인산으로식각하여없애는방식이다. Nitride가제거된부분에는텅스텐막질을구현하는방식으로패턴을형성한다. 삼성전자가진행하고있는 Gate Last 방식은제조공정은다소복잡하다. 하지만도시바가진행하고있는 Gate First 방식대비패턴형성이용이하고메탈오염도적다. 특히 3D NAND는 Gate일부에서불량발생시적층된칩모두가사용하지못하기때문에 Gate Last 방식이더각광받을것으로판단된다. [ 그림 45] 3D NAND 제조공정 Gate Last 방식 ( 삼성전자 ) 자료 : VLSI, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 35

35 무어의법칙 의재구성 : 구조 / 공정변화 DRAM은 1T DRAM 방식고려중 DRAM은캐피시터가없는 1T DRAM 방식에대한연구도진행되고있다. 기존 DRAM은데이터를저장하기위한캐패시터가필요하다. 하지만캐피시터가점점얇고높아지면서공정진행중쓰러지거나무너지는현상이발생하고있어현재기술로는추가집적이어려운상황이다. 따라서이를대체하기위한새로운 DRAM인 1T DRAM이각광받고있다. 1T DRAM은 SOI (Silicon On Insulator) 기술을이용한다. 1T DRAM의특징은데이터저장을위한캐패시터가필요없다. 대신 Impact Ionization을이용해발생한정공을채널영역에서발생하는포텐셜변화를이용한다. 1T DRAM은 Drain쪽의전류가변화하게되며이로써 1 과 0을구분한다. 1T DRAM은현재개발단계로추가적인기술개발이진행중에있다. [ 그림 46] 1T DRAM 구조 [ 그림 47] Gate 위에 Capacitor 가있는 DRAM 방식 자료 : LEG Laboratory, 메리츠종금증권리서치센터 자료 : AMT, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 36

36 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 48] 1T DRAM: 1 쓰기동작시변화 During Writing 1 V G =0.6V, V S =0V, V D =2V Holes generated by Impact Ionization At high V D (2V) Hole Flux due to Impact Ionization: Positive charge in the body 자료 : LEG Laboratory, 메리츠종금증권리서치센터 [ 그림 49] 1T DRAM: 1 쓰기동작후변화 After Writing 1 VG=0.6V, VS=0V, VD=0.3V Excess of holes in the body Excess of channel electrons: Drain current increases...until holes are evacuated Through forward junction leakage 자료 : LEG Laboratory, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 37

37 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 50] 1T DRAM: 0 쓰기동작시변화 During Writing 0 VG=0.6V, VS=0V, VD=-1V Holes are removed after a few ns Hole currnet density after 1ns...after 3ns 자료 : LEG Laboratory, 메리츠종금증권리서치센터 [ 그림 51] 1T DRAM: 0 쓰기동작후변화 After Writing 0 VG=0.6V, VS=0V, VD=0.3V Default of holes in the body Default of channel electrons: Drain currnet decrease Revesre Junction Leakage Generates holes in the body 자료 : LEG Laboratory, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 38

38 무어의법칙 의재구성 : 구조 / 공정변화 패러다임 3. FinFET : Gate 의 3 면이접하는방식 20nm 한계를극복하는기술 FinFET 세번째기술방향은 FinFET이다. FinFET이란평면형트랜지스터를대체할차세대입체형트랜지스터로 1999년미국버클리대에서처음개발되었다. FinFET은그형태가물고기지느러미모양으로 fin 이라는접두사가 FET(Field Effect Transistor) 에붙어명명되었다. 구조는실리콘을핀 (Fin) 이라고하는얇은지느러미모양으로세우고그양면에게이트를설치하는이중게이트구조를가진다. FinFET은시스템에서 20nm 이하로구현시저전력을극대화하기위한기술이다. 기존평면형트랜지스터대비구동시필요한구동전류를두배로증가시킬수있고, 또한 Off 시발생되는누설전류를완전히차단할수있는점이특징이다. 즉, 더낮은전력소모또는같은전력소모에서더좋은성능을의미한다. [ 그림 52] 기존평면형 (Planar) 트랜지스터 [ 그림 53] FinFET 구조트랜지스터 자료 : Intel, 메리츠종금증권리서치센터 자료 : Intel, 메리츠종금증권리서치센터 [ 그림 54] 평면형 vs Tri-Gate 트랜지스터 32 nm Planar Transistors 22 nm Tri-Gate Transistors 자료 : Intel, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 39

39 무어의법칙 의재구성 : 구조 / 공정변화 FinFET은 Bulk방식과 SOI로나뉨 FinFET은크게 Bulk FinFET과 SOI FinFET 구조로나눌수있다. Bulk FinFET은실리콘기판과소스, 드레인노드가일체된반면, SOI FinFET은 SOI 공정을사용하여실리콘기판에절연층을투입해소스, 드레인노드와실리콘기판을절연한다. SOI FinFET은채널에완전공핍층 (Fully Depletion) 이생겨더나은스위치특성을보인다. 연구결과에따르면 Bulk FinFET은 SOI FinFET보다 Litho step수와 Process step수가더많은것으로알려졌다. 그러나, SOI FinFET에사용되는 SOI 실리콘기판이일반 Bulk형에사용되는기판대비약 4배이상비싸기때문에, SOI FinFET을제조하기위한총공정비용은 Bulk형대비약 15% 가량비싸다. 이때문에대부분의업체들은 SOI FinFET로개발하더라도가격이슈로때문에 Bulk FinFET으로도개발을하고있다. [ 그림 55] Bulk FinFET vs SOI FinFET Bulk finfet Definition FINs on Oxide Definition 자료 : Intel, 메리츠종금증권리서치센터 [ 표 5] Bulk FinFET vs SOI FinFET FinFET on SOI FinFET on Bulk Litho Steps Process steps Cost Litho Steps Process steps Cost Delta Cost Substrate $500 $120 $380 FEOL Process 7 56 $ $805 -$244 Total Cost difference $136 자료 : SOI Industry Consortium, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 40

40 무어의법칙 의재구성 : 구조 / 공정변화 [ 표 6] Bulk FinFET vs SOI FinFET SOI-based FinFET Junction-isolated bulk FinFET Litho steps Process steps Litho steps Process steps FEOL Process SOI FF (nm) Bulk-junction isolation FF (nm) % variability relative to SOI 3-sigma variability in Fin Height current future current igma variabilityin Fin width future 자료 : SOI Industry Consortium, 메리츠종금증권리서치센터 [ 그림 56] Bulk FinFET vs SOI FinFET 자료 : SOI Industry Consortium, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 41

41 무어의법칙 의재구성 : 구조 / 공정변화 FinFET 공정 FinFET공정은 SOI FinFET 방식과 Bulk FinFET방식에따라공정방식이상이하다. SOI FinFET 방식은 SOI Wafer를사용한다. 반면 Bulk FinFET 방식은일반 Wafer를사용한다. 두방식의큰차이는 SOI FinFET은이미 Wafer 중간에절연막이있기때문에정확한에치가가능하고스텝수가적은반면 Wafer가격은 4배이상비싼공정이다. Bulk FinFET방식은상대적으로저렴한 Wafer를사용하지만 SOI FinFET에비해더복잡한공정을사용하게된다. SOI FinFET 공정 먼저 SOI FinFET 공정방식부터살펴보면다음과같다. 1) SOI Wafer위에 PR로패턴을형성하고, 2) BOX까지에칭을하며, 3) 그위에 Gate를형성하게된다. SOI FinFET은 SOI Wafer를사용하기때문에공정스텝이비교적간단하다. 하지만앞에서언급한바와같이 Wafer가격이비싸다는단점을갖고있다. [ 그림 57] FinFET 제조공정 - SOI FinFET 자료 : SOI Industry Consortium, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 42

42 무어의법칙 의재구성 : 구조 / 공정변화 Bulk FinFET 공정 Bulk FinFET은 SOI Wafer대신일반 Wafer를쓰는방식이다. FinFET 제조공정은 1) Wafer위에 PR로패턴을형성하고, 2) 에칭으로 Fin형태를구현하며, 3) 절연막을데포한후, 4) CMP로평탄화작업을실시한다. 이후 5) 에칭을추가진행하고, 6) Gate 형성과정을거치게된다. 이와같이 Bulk FinFET은 SOI FinFET보다공정이복잡하다. 반면 SOI Wafer 대신일반 Wafer를사용하기때문에재료비가상대적으로저렴한특징을갖고있다. 따라서현재 FinFET 기술은공정단순함을장점으로 SOI FinFET을채택하고있으나, 단가적으로유리한 Bulk FinFET으로개발이확대될전망이다. [ 그림 58] FinFET 제조공정 - Bulk FinFET 자료 : SOI Industry Consortium, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 43

43 무어의법칙 의재구성 : 구조 / 공정변화 FinFET 특성 트랜지스터의미세화진행에따라 90nm 세대부터는누설전류의증대를억제하는것이가장중요한과제가되었다. Source와 Gate 간거리, 그리고 Gate와트랜지스터간의거리가줄어들면서원치않는경우에도미세한전류가흘렀기때문이다. 이러한미세전류는트랜지스터집적도가낮은과거에는큰문제가되지않았다. 수십억개의트랜지스터가집적되어있는최근칩에서는작동하지않는대기시에도높은전력소모가발생하게되었다. 이때문에업계는 90nm 세대에서는 Strained 기술을, 45nm 세대에서는 High-K Metal Gate 기술을도입해나아가면서누설전류문제를대응해나갔다. 그리고 22nm 세대에는 FinFET(3D Tri-Gate) 기술을적용하면서공정미세화에따른문제를극복하고있다. 소비전력 50% 개선동작속도 37% 개선 FinFET은평면형트랜지스터과비교할때채널을완전공핍층 (Fully Depleted Channel) 으로만들어더가파른전류-전압특성을보인다. 이는누설전류를감소시키기때문에평면형트랜지스터대비 50% 이상의낮은소비전력을보인다. 또한, 동일누설전류대비더낮은동작전압에서작동이가능하기때문에최대 37% 의속도가향상된스위치특성을보일수있다. [ 그림 59] FinFET 의낮은누설전류 [ 그림 60] FinFET 의낮은동작전압 자료 : Intel, 메리츠종금증권리서치센터 자료 : Intel, 메리츠종금증권리서치센터 [ 그림 61] 평면형 vs Tri-Gate 트랜지스터 nm 65 nm 45 nm 32 nm 22 nm Invented SiGe Strained Silicon 2nd Gen. SiGe Strained Silicon Invented Gate-Last High-K Metal Gate 2nd Gen. Gate-Last High-K Metal Gate First to Implement Tri-Gate Strained Silicon High-k Metal Gate Tri - Gate 자료 : Intel, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 44

44 무어의법칙 의재구성 : 구조 / 공정변화 인텔은 2011년에 22nm FinFET 양산개시 업체별 FinFET개발현황을살펴보면인텔이주도하고삼성전자, TSMC, Global Foundry 가가세하고있다. 지난 2011년인텔은세계최초로 FinFET기술이적용된 22nm 공정아이비브릿지 (Ivy Bridge) 프로세서양산을시작했다. 또한, 14nm로제작한해즈웰 (Haswell) 프로세서테스트제품을공개했다. 인텔은 2013년하반기에양산할것이라고발표하였다. 삼성전자 14nm FinFET 2014년양산목표 삼성전자시스템LSI 사업부는지난해 12월 ARM을비롯 3대 EDA 업체인시넙시스, 케이던스, 멘토와협력해 14nm 3D 핀펫공정구현에성공, 첫테스트칩을생산했다고발표하였다. 또한, 삼성전자는 13년 1분기실적발표회에서 14년중 FinFET 공정을적용할것이라고언급하였다. 삼성전자의경우는 14nm FinFET 공정이적용된 AP 개발에주력할전망이다. 14nm AP 가개발되면무선사업부내부공급을통해규모의경제가가능해졌다. 또한 TSMC대비파운드리경쟁력도강화될전망이다. TSMC는애플과의공급이슈로 20nm에상당부분자원투입이불가피하다. 따라서 2014년 FinFET도입은삼성전자파운드리비지니스에새로운전환점이될전망이다. TSMC 16nm FinFET 올해연말양산목표 한편, TSMC도올해 4월자사 16nm 3D FinFET 공정에서 ARM 코어텍스-A57의첫테이프-아웃 (Tape-Out) 에성공, 테스트칩을생산했다고발표하면서인텔과삼성전자를추격하고있다. TSMC는지난 4월실적발표현장에서올해투자계획을기존 90억달러에서 100억달러로상향조정하면서대만남부에위치한 14라인 (20nm SoC칩, 16nm FinFET 생산 ) 건설을확대하고있다. TSMC는올해연말 16nm FinFET 공정을도입한다는계획을공식발표한바있다. 하지만 TSMC는 20nm와 16nm공정과의시간간격이짧아 16nm에집중하기어려울것으로판단된다. 글로벌파운드리 14nm FinFET 2014년양산목표 한편, 작년 9월세계 2위파운드리업체인글로벌파운드리는 2014년 14nm FinFET이적용된양산을시작하겠다고발표했다. 이를위해글로벌파운드리는 2012년투자액 38억달러대비 15.7% 나확대된 2013년 45억달러를첨단설비를구매하는데투입할전망이다. [ 그림 62] 업체별공정 (FinFET) 로드맵 90nm (SiGe Strained) 65nm (SiGe Strained) 45/40nm (High-K) 32/28nm (High-K) 22/20nm (FinFET) 14nm (FinFET) 10nm (FinFET) 80nm 60nm 40nm 32nm 28nm (High-K) 14nm (FinFET) 10nm (FinFET) 130nm 90nm 65nm 45nm 40nm 28nm (High-K) 20nm 16nm (FinFET) 10nm (FinFET) 130nm 90nm 65nm (SiGe Strained) 45/40nm (SiGe Strained) 28nm (High-K) 20nm 14nm (FinFET) 10nm (FinFET) 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 45

45 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 63] Intel 의 Technology Leadership nm nm nm nm nm 22 nm A Revolutionary Leap in Process Technology Invented SiGe Strained Silicon 2nd Gen. SiGe Strained Silicon Invented Gate-Last High-K 2nd Gen. Gate-Last High-K Metal Gate First to Implement Tri-Gate 37% Performance Gain at Low Voltage* > 50% Active Power Reduction at Strained Silicon High-k Metal Gate Tri - Gate Constant Performance 자료 : Intel, 메리츠종금증권리서치센터 [ 그림 64] TSMC 의 Technology Roadmap High Performance CLN65/ 55GP CLN40G CLN28HP (HKMG) CLN28HPM CLN20SOC CLN16FF CLN10FF (HKMG) (Planar) (FinFET) (FinFET) CLN65/55LP Low Power CLN45/40LP CLN40LPG CLN28HPL (HKMG) CLN28LP (SiON) TSMC technology leadership for SoC and mobile computing: Speed * Gate Density Energy efficient transistors and interconnect Production nm preliminary subject to change 자료 : TSMC, 메리츠종금증권리서치센터 [ 그림 65] Global Foundries 의 14xm Roadmap nm 130nm 130nm 130nm 130nm 130nm 14XM 2 years 2 years 2 years 2 years 2 years 1 year! Foundry's first innovative 14nm FinFET Our solution is focused on: Rapid Time to Market(TTM) Ultra-Low Power Lowest risk path to high-volume manufacturing Competitive Cost and Performance 자료 : Global Foundries, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 46

46 무어의법칙 의재구성 : 구조 / 공정변화 Ⅲ. 시사점 : Photo 공정축소, CVD/CMP/Etch 공정확대예상 CVD/CMP/Etch 공정확대 3가지기술방향인 QPT, 3D NAND 및 FinFET구조변화로공정이변화하고있다. 과거 Photo공정중심이었던공정대신 CVD, Etch 및 CMP 공정으로무게중심이이동하고있다. QPT의경우도포토공정의증가를줄이는대신 CVD공정과 Etch공정이늘어나는방식이다. 3D NAND는수직으로 Gate를적층하기때문에 CVD, Etch 및 CMP 공정이중요하다. FinFET공정은추가적인에칭공정이필요하게된다. CVD공정스텝증가 : 국제엘렉트릭, 원익IPS, 원익머트리얼즈 첫번째, 3가지기술방향으로인해 CVD(Chemical Vapor Deposition) 공정스텝이증가하게된다. 특히 QPT의경우는희생막이, 3D NAND는 Gate 및절연막생성공정이늘어나게된다. 이런공정변화가발생할경우 CVD 장비업체에수혜가예상된다. 특히 LP CVD와 ALD 장비를공급하는국제엘렉트릭과유진테크가공정변화수혜를입을것으로판단된다. 또한 PE-TEOS같은절연막을형성하는 PE CVD 장비수요도증가하게되어원익IPS도수혜를받을것으로예상된다. 원익머트리얼즈역시 CVD GAS를공급하기때문에수혜가예상된다. CMP공정확대 : 케이씨텍, 솔브레인 두번째시사점은 CMP(Chemical Mechanical Polishing) 공정의중요성확대이다. CMP공정은 CVD로생성한막질을평탄화하고단차를낮추는데사용되는공정이다. 케이씨텍은국내세리아슬러리를주력으로공급하는업체이기때문에 CMP공정확대시수혜가예상된다. 솔브레인역시슬러리를공급하고있어추가매출이기대된다. Etch공정은고선택비가중요 : 솔브레인 세번째시사점은 Etch공정의난이도증가이다. Etch공정은원하는패턴부분만식각하는공정이다. Etch는크게 Dry Etch와 Wet Etch로구분된다. Dry Etch는등방방식의패턴을구현하는데많이사용된다. Wet Etch는 Nitride 식각용으로 3D NAND 구조에필수적이다. 따라서 Etch공정에서는고선택비 (HSN) 인산에기술력이있는솔브레인에호재로작용할것으로판단된다. 상기시사점들에대해살펴보기전에우선공정장비시장부터다음페이지에서살펴보도록하겠다. [ 그림 66] 공정변화 : 포토공정 CVD/CMP/Etch 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 47

47 무어의법칙 의재구성 : 구조 / 공정변화 장비시장은 450억불시장규모 전세계장비시장은 450억불의시장규모이다. 메모리시장이 600억불시장규모인것을감안하면상당히큰규모라할수있다. 대한민국이 1위를하고있는 DRAM과 NAND시장이각각 300억불시장임을감안하면규모면에서메모리시장과대적할만한시장이다. 장비시장은크게전공정, 후공정, 테스트시장으로구분된다. 그중에서전공정시장이가장크다고할수있다. 전공정장비시장은 380억불수준 전공정장비시장은 380억불에해당한다. 전공정장비는 Photo, CVD(Chemical Vapor Deposition), Etch, CMP(Chemical Mechanical Polishing), Cleaning, Implantation, Asher 등으로나눠진다. 그중 Photo 시장이현재가장큰시장규모를갖고있다. [ 그림 67] 장비시장규모 50,000 45,000 40,000 35,000 30,000 25,000 20,000 15,000 10,000 5,000 0 ($M) 전공정후공정테스트 E 2014E 2015E 2016E 2017E 자료 : Gartner, 메리츠종금증권리서치센터 [ 그림 68] 전공정장비시장규모 45,000 ($M) CAGR 5.4% 40,000 35,000 36,883 36,270 38,598 30,000 25,000 29,733 27,420 31,972 20,000 15,000 10,000 5,000 0 자료 : Gartner, 메리츠종금증권리서치센터 E 2014E 2015E 2016E 2017E 메리츠종금증권리서치센터 48

48 무어의법칙 의재구성 : 구조 / 공정변화 2014년이후 Deposition(CVD) 시장이 Photo시장역전예상 하지만 2014년이후에는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition) 등 Deposition( 증착 ) 장비가 Photo 시장규모를역전할것으로판단된다. 앞으로시장방향이 QPT, 3D NAND 및 FinFET구조로변화하면서 Photo 장비사용은둔화되는반면증착장비사용이증가되기때문이다. 이는패턴형성을위한증착, 절연막, 소자형성등다양한증착공정에대한니즈증가에기인한다. Etch 및 CMP 장비시장도성장예상 Etch 및 CMP 장비시장도성장이예상된다. Etch 장비시장이전공정에서차지하는비중은 2012년 14% 에서 2017년 15% 로증가가예상된다. CMP 장비시장역시 3% 에서 4% 로소폭비중증가가예상된다. 반면 Photo공정은 2012년 22% 에서 2014년 23% 로비중증가후 2017년다시 22% 로정체될전망이다. 이모든것이 3가지기술방향인 QPT, 3D NAND 및 FinFET구조변화에따라공정비중도변화하고있는것이다. 즉 Photo공정중심에서 CVD, Etch 및 CMP 공정으로바뀌고있다. 물론모든공정이 QPT, 3D NAND와 FinFET으로변화하는것은아니기때문에일반화하기는어렵지만향후방향성의변화라할수있겠다. 다음페이지부터는상기시사점들에대해보다자세히살펴보기로하겠다. [ 그림 69] 공정별장비시장규모 12,000 ($M) Photo Depostion(CVD) Etch CMP 10,000 8,000 6,000 4,000 2, E 2014E 2015E 2016E 2017E 자료 : Gartner, 메리츠종금증권리서치센터 [ 그림 70] 전공정장비 공정별시장규모 120% Photo Depostion(CVD) Etch CMP Implanta Others 100% 80% 60% 40% 20% 0% 37% 36% 35% 33% 32% 32% 3% 3% 3% 3% 3% 4% 14% 14% 14% 14% 15% 15% 20% 22% 22% 24% 25% 25% 22% 22% 23% 23% 23% 22% E 2014E 2015E 2016E 2017E 자료 : Gartner, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 49

49 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 71] 장비업체별 M/S 자료 : Gartner, 메리츠종금증권리서치센터 [ 그림 72] ASML 본사전경 자료 : Gartner, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 50

50 무어의법칙 의재구성 : 구조 / 공정변화 시사점 1. CVD(ALD) 공정스텝증가전망 Photo공정정체, CVD(ALD) 공정증가 QPT, 3D NAND, FinFET 구조변화에따라 CVD(ALD) 공정스텝증가가예상된다.. 반면 Photo 공정스텝은유지또는기존 Photo공정을사용하는수준이될것으로전망된다.. 3가지구조변화모두 EUV한계와저전력이라는패러다임변화에따라변화하는구조라할수있다. QPT, FinFET 모두 CVD(ALD) 스텝증가 먼저 QPT부터살펴보면 QPT 공정특성상희생막을많이사용하게되고이를증착하는것이 DPT대비두배이상증가하게된다. 이는 QPT가 DPT를반복하는방향이기때문이다. FinFET구조역시막질을쌓아올리는구조가많아지기때문에 CVD증착이두배증가할것으로예상된다. 3D NAND의경우는이런구조변화의증폭이더심하게된다. 3D NAND에서 CVD(ALD) 스텝증가폭심화예상 3D NAND는기존 Floating Gate 기반 Planar 구조와달리수직구조로 Gate를쌓기때문에 CVD공정이많아지게된다. 최소 20단에서최대 70단이상까지쌓게되기때문에스텝증가가불가피하다. 3D NAND에서 CVD 증가스텝수는최소 4~6배증가가예상된다. 이로인해향후 QPT, 3D NAND, FinFET를위한신규전공정투자금액에서 CVD(ALD) 가차지하는비중은 20% 에서 30% 까지증가할것으로예상된다. [ 그림 73] CVD(ALD) 공정스텝증가 자료 : 메리츠종금증권리서치센터 [ 그림 74] QPT, 3D NAND, FinFET 구조에따른업체 CAPEX 투자비중전망 120% Photo Depostion(CVD) Etch CMP Implanta Others 100% 80% 60% 2% 5% 12% 15% 40% 20% 0% 자료 : 메리츠종금증권리서치센터 20% 30% 과거 25% 20% 향후방향 메리츠종금증권리서치센터 51

51 무어의법칙 의재구성 : 구조 / 공정변화 CVD 공정개요 CVD는 Chemical Vapor Deposition의약자로화학증착공정을뜻한다. 즉 CVD 는가스의화학적반응을통해서웨이퍼표면위에고체박막을증착하는방식이다. 는웨이퍼표면에패턴을형성하고패턴과패턴사이에절연막으로막질형성이필요하다. 이와같이 CVD는패턴과절연막을구성을위한증착공정으로전공정의 77% 를차지할정도로중요한공정이다. CVD 종류 : PE CVD, LP CVD, ALD CVD는크게 LP CVD, PE CVD, ALD로분류된다. LP CVD는낮은공정압력에서균질하고얇은막질을형성할때사용된다. 막질이양호하고스텝커버리지가우수하기때문에주로 SiO2, Si3N4와같은유진막이나질화막형성에사용된다. 이에해당되는업체는국내는국제엘렉트릭와유진테크, 해외는 TEL과 AMT이다. PE CVD는플라즈마를활용한증착기술이다. 주로 PE-TEOS와같은절연막질을형성하는데사용된다. 이에해당되는업체는국내는원익IPS가독보적이며해외는 AMT가 PE CVD 장비를공급하고있다. [ 그림 75] CVD(Chemical Vapor Deposition) 장비구성도 자료 : 메리츠종금증권리서치센터 [ 표 7] CVD 종류및특징 공정명칭 주요기능 LPCVD (Low Pressure CVD) 낮은공정압력에서균질하고얇은막질형성. 막질이양호하고, 스텝커버리지가우수 PECVD (Plasma Enhanced CVD) 플라즈마를활용한증착기술 ALD (Atom Layer Deposition) 적용막질 SiO2, Si3N4, Poly-Si PE-TEOS SiO2, ZrO2 막질기능 ( 질화막, 유전막 ) ( 절연막 ) ( 유전막 ) 반응 Gas 를순차적으로주입하면서막질증착 주요업체유진테크, 국제엘렉트릭, TEL 원익 IPS, AMT 국제엘렉트릭, TEL 막질두께얇음보통아주얇음 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 52

52 무어의법칙 의재구성 : 구조 / 공정변화 ALD: Atomic Layer Deposition ALD는 Atomic Layer Deposition의약자로원자두께의극도로얇은박막을생성해수나노 (10억분의 1m) 크기의회로선폭구현이가능한공정이다. 따라서막이더욱얇아지고균일하게형성되는고난이도기술력을필요로미세패턴에필수적인기술이라할수있다. ALD는 LP CVD나 PE CVD와달리순차적으로막질을증착하기때문에막질이균일하고매우얇은막구현이가능하다. ALD는요철구조에탁월 ALD는요철구조나복잡한패턴구현에적합하다. 아래그림과같이깊은구멍이있는패턴에얇은막구현이가능하다. 반면기존 CVD로구현시막질과막질이붙게되어 Void가형성되는문제가발생된다. 따라서점점미세패턴이요구되는상황에서 ALD 수요는더욱증가할것을판단된다. 이에해당되는업체는국내는국제엘렉트릭이독보적이며해외는 AMT, TEL과 Hitachi Kokusai가 ALD 장비를공급하고있다. [ 그림 76] CVD 증착모습 자료 : 메리츠종금증권리서치센터 [ 그림 77] ALD 증착모습 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 53

53 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 78] ALD Thermal Oxidation 모습 자료 : Applied Materials, 메리츠종금증권리서치센터 [ 그림 79] ALD Thermal Oxidation 생성 자료 : Applied Materials, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 54

54 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 80] ALD 장비 : Centura Gate Stack System 자료 : Applied Materials, 메리츠종금증권리서치센터 [ 그림 81] Applied Centura Platform 자료 : Applied Materials, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 55

55 무어의법칙 의재구성 : 구조 / 공정변화 시사점 2. Etch 난이도증가및고선택비인산필요성 Etch 난이도증가 QPT, 3D NAND, FinFET 구조변화에따라 Etch 공정의난이도가증가할것으로전망된다. QPT, 3D NAND와 FinFET이 EUV의한계를대체하기위한프로세스라하더라도결국미세패턴과저전력을구현하기위한것이기때문에패턴자체는복잡해지기때문이다. 따라서 Etch공정도더복잡해지고난이도가높아질것으로판단된다. 또한 CVD 이후공정이 Etch이기때문에 CVD공정증가에따라 Etch도증가하게된다. Etch 공정은 Wet 방식과 Dry 방식으로나뉨 Etch공정에대해잠시살펴보면회로패턴을만들어주기위해 Chemical 이나 Gas를이용하여필요없는부분만을선택적으로없애주는공정을말한다. Etch 방식은크게 Wet Etch와 Dry Etch로나눠진다. Wet Etch는다양한화학약품으로물질들을선택적으로제거하는데쓰이며일반적으로등방성성향을갖고있다. Dry Etch는비등방성식각형태가가능하여포토공정후정확한패턴형성에용이하다. [ 그림 82] Etch 공정 자료 : 메리츠종금증권리서치센터 [ 표 8] Etch 종류 종류그레이드특장점 불화수소산 (HF) (50%, 49%) 불화암모늄 (NH4F) (4%) 고품질 ( 함유금속, 불순물低 ) 고품질 ( 함유금속, 불순물 低 ) WET 에칭제 버퍼드불산 (BHF) 고품질 ( 함유금속, 불순물低 ) 계면활성제함유버퍼드불산 (BHF-U) 침투성향상, 입자부착저감 지렉스버퍼드불산 (Zielex BHF) 에칭그레이드변화억제 ( 기존품대비 ) 그밖의특성은계면활성제함유버퍼드불산과동등 DRY 에칭제 PFC-14 (CF4) PFC-116 (C2F6) PFC-C318 (C48) HFC-23 (CHF3 고순도 (99.999% 이상 ) HFC-32 (CH2F2) 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 56

56 무어의법칙 의재구성 : 구조 / 공정변화 고선택비인산필요성 3D NAND에서는특히고선택비인산이필요할것으로판단된다. 현재 3D NAND는 Gate First와 Gate Last방식이양립하고있으나 Gate Last 방식이대세가될것으로예상된다. 그이유는 Gate Last가 Gate 패턴형성에용이하고메탈오염이 Gate First 대비양호하기때문이다. 현재삼성전자는 Gate Last구조로진행하고있고도시바는 Gate First방식으로개발하고있다. 고선택비인산은 Gate Last 방식에필수 고선택비인산은 Gate Last방식에필수적이다. Nitride 막질을효과적으로박리하기위해서는 HDP와 Nitride간의선택비가높아야하기때문이다. 현재고선택비인산제조를추진하고있는회사는 BASF, 솔브레인등이있으나 BASF는개발을포기한상황이어서솔브레인의고선택비인산 (HSN) 이향후 Gate Last 방식의 3D NAND에채택될가능성이높을것으로판단된다. [ 그림 83] 3D NAND 구조 자료 : Nikkei Electronics Asia, 메리츠종금증권리서치센터 [ 그림 84] 3D NAND - Gate Last 공정 Scheme 자료 : Nikkei Electronics Asia, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 57

57 무어의법칙 의재구성 : 구조 / 공정변화 고선택비인산은선택비가 200수준 고선택비인산은선택비가 200 수준에해당된다. 반면기존인산의경우는 50수준이다. 여기서말하는수치는예를들어 Nitride가 200Å 식각된다면 Oxide는 1Å 식각되는수준으로선택적으로 Nitride만식각하는것을뜻한다. Gate Last 방식의 3D NAND의경우 Nitride만식각해야하기때문에고선택비인산 (HSN) 사용은필수적이라하겠다. [ 표 9] 기존인산 vs. 고선택비인산 (HSN) 성능비교 Chemicl Posphoric acid HighSelectivity Phosphric acid Temp 157 ~ ~165 Selectivity About 50 Able to Select 200 ~ Selectivity Control Temp/Dummy Additive 자료 : 솔브레인, 메리츠종금증권리서치센터 [ 그림 85] 첨가제변화에따른선택비변화 자료 : 솔브레인, 메리츠종금증권리서치센터 [ 그림 86] Wet Etch STI 및 Fin 공정후 SIN 막질제거필요 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 58

58 무어의법칙 의재구성 : 구조 / 공정변화 시사점 3. CMP(Chemical Mechanical Polishing) 공정중요성확대 CMP는단차를낮추고평탄화하는공정 QPT, 3D NAND, FinFET 구조변화에따라 CMP공정의중요성이확대되고있다. CMP는 Chemical Mechanical Polishing의약자로배선의단차를낮추고평탄화하는공정이다. CMP는 CVD공정다음스텝으로 CVD공정이늘게되면자연스럽게 CMP공정도늘어나게된다. CVD로막질을형성하게되면 CMP로평탄화하거나단차를낮춰야하기때문이다. CMP 공정은아래개념도와같이 Platen위에굴곡이있는 Pad가있고그위에 CVD 공정을거친 Wafer를 Head라는장치에부착시켜압력을가하면서회전시키는방식이다. 여기에 Slurry 용액이투하되면서화학적으로 (Chemical), 또기계적으로 (Mechanical) 연마 (Polishing) 하는방식이다. [ 그림 87] CMP 공정개념도 자료 : 메리츠종금증권리서치센터 [ 그림 88] CMP 장비모습 자료 : Applied Materials, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 59

59 무어의법칙 의재구성 : 구조 / 공정변화 CMP공정은 Metal CMP, Oxide CMP, Poly CMP로구성 CMP공정은 Metal CMP, Oxide CMP, Poly CMP로구성된다. 여러개로복잡하게느껴지지만실제로는 CVD공정의막질성격에따라 CMP방식과다른 Slurry를사용할뿐이다. 어떤 CMP든단차를낮추고평탄화하는것은동일하다. 아래그림과같이 CMP는 CVD 로막질형성후막질을평탄화하는데사용된다. Metal CMP 부터살펴보면크게 Tungsten CMP와 Cupper CMP로나눠진다. 이중에서 Cupper CMP는구리오염문제가심각하기때문에별도의클린룸에서공정이진행된다. 즉메탈오염이심하기때문에다른전공정과같이있을수없다. Metal CMP들은스크레치와파티클이슈가가장큰문제이나다음페이지에서살펴볼 Oxide CMP보다는상대적으로관리수준에여유가있는편이다. [ 그림 89] CMP 공정 - 평탄화 + 단차조절 자료 : Live Nano, 메리츠종금증권리서치센터 [ 그림 90] Metal CMP 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 60

60 무어의법칙 의재구성 : 구조 / 공정변화 Oxide CMP는 Scratch와 Defect이중요 Oxide CMP는 CVD를통해형성된절연막의단차를낮추거나평탕화하는공정이다. Oxide CMP도 STI CMP와 ILD/IMD CMP로나눠지며 STI CMP가상대적으로난이도가높다. Poly CMP 역시유사한목적으로사용된다. Oxide CMP는 Metal CMP에비해 Oxide 막질이약하기때문에 Scratch와 Defect이일어나기쉽다. 따라서 Scratch와 Defect이양호한 Slurry 사용이필수적이다. CMP장비업체 : AMT, EBARA, 케이씨텍 CMP 장비업체로는해외에는 AMT와 EBARA가대표적이며국내에는케이씨텍이유일하다. 하지만 CMP장비는 AMT가 M/S 70% 이상으로독보적인위치를점하고있다. 국내케이씨텍도장비개발중에있으나주로 Oxide Buffing용 CMP 장비를공급하고있다. 향후 Metal CMP 장비로도진출을기대해본다. [ 그림 91] Oxide-STl CMP SiO2/SiN Auto Stop Hight Selectivity (SiO2/SiN) type One step polishing High thoughput Auto Stop type Two-step polishing Good planarization 자료 : Asahi Glass, 메리츠종금증권리서치센터 [ 그림 92] Oxide- ILD/IMD CMP 자료 : Asahi Glass, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 61

61 무어의법칙 의재구성 : 구조 / 공정변화 CMP 공정에서는 Slurry가중요 CMP 공정에서는 Slurry가매우중요하다. Surry는연마제가포함된현탁액으로 CMP 공정중에사용되는화학물질이다. 아래그림과같이 Oxide CMP Slurry를예를들면수십, 수백나노의 Silica를 KOH용액에분산시킨용액으로절연막인 SiO2와화학반응을통해박리시키는방식이다. 세리아슬러리 (Ceria Slurry) 가각광 하지만최근에는 STI 전용 CMP Slurry인 Ceria Slurry가 Oxide CMP Slurry를대체하고있다. 이로인해 Oxide CMP Slurry의대명사격인 Cabot사의제품사용량이축소되고있다. Ceria Slurry는 CeO2를계면활성제인첨가제와섞어사용된다. 특히 Ceria Slurry 는 Nitride와 Oxide간선택비가매우높아원하는단차에서 CMP공정을멈출수있는장점을갖고있다. Ceria Slurry는히타치케미칼이대표적이나국내에서는케이씨텍이이를대체하고있다. [ 그림 93] CMP Slurry 화학작용 [ 그림 94] Ceria CMP Slurry Process 자료 : 메리츠종금증권리서치센터 Development of nano ceria slurry for under 90nm memory device 1 st & 2 nd step (Fumed Silica Slurry) - Polishing Amount : 300[nm] 3 rd step (Ceria Slurry) - Polishing Amount : 250[nm] High Selectivity - No Dishing, No Erosion 자료 : 한양대학교국가지정연구실, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 62

62 무어의법칙 의재구성 : 구조 / 공정변화 [ 그림 95] Ceria CMP Slurry 특허사례 자료 : 삼성전자, 메리츠종금증권리서치센터 메리츠종금증권리서치센터 63

63 무어의법칙 의재구성 : 구조 / 공정변화 Ⅳ. Epilogue: 무어의법칙은계속된다... 구조가변화할뿐! 무어의법칙의재구성 : 2차원에서 3차원으로 프롤로그에서무어의법칙의종말 (?) 에대해언급한바있다. 실제로현재업계는미세화의한계에돌입하고있다. EUV의양산성문제로미세화가되지않는다고는하지만실제로는구조적변화가필요한시대적환경이오고있는것이라할수있다. 다행스럽게도업계는기존 2차원 (Planar) 방식을 3차원구조 (3D NAND, FinFET) 로개발하고있다. 또한 EUV 대신 QPT 방식도진행하고있다. 결론적으로무어의법칙이재구성되고있는것이다. DPT QPT 첫번째, 기술방향은 QPT로현재미세기술을연장하고있다. QPT는기술적으로어렵지는않지만공정자체비용은높아지게된다. 즉포토장비를더사용하지는않는대신 CVD/Etch/CMP 공정이더많이사용된다. 기술적으로는문제없지만비용상의문제가있어 EUV 기술진행여부에따라 QPT기술은생각보다빨리진행될수도있겠다. 2D NAND 3D NAND FinFET 두번째, NAND는 2D NAND에서 3D NAND로바뀌면서무어의법칙을이어갈것으로판단된다. 3D NAND는 Gate를수직으로쌓음으로써더높은집적구현이가능하다. 세번째로로직구조는 FinFET구조로변화할전망이다. 점차저전력시스템를요구하기때문에 Gate가 3면으로구성되는구조가필수적이게된다. CVD/CMP/Etch 공정중요 상기세가지방향으로 Photo공정은정체되고 CVD와 CMP 공정스텝증가와 Etch공정의난이도가커질것으로예상된다. 이렇게될경우 CVD장비업체인국제엘렉트릭, 유진테크, 원익IPS에기회로작용할것이다. 또한 Gas를공급하는원익머트리얼즈와고선택비인산 (HSN) 기술력이있는솔브레인에게긍정적요소로작용할것으로예상된다. 마지막으로 CMP 공정스템증가는 Ceria CMP Slurry를공급하는케이씨텍에도새로운기회가될것으로판단된다. [ 그림 96] 구조변화 자료 : 메리츠종금증권리서치센터 메리츠종금증권리서치센터 64