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디지털회로 디지털논리의표현 디지털회로 디지털회로구현 dolicom@naver.com http://blog.naver.com/dolicom

논리 논리게이트

논리게이트 논리게이트 (Logic gate) 또는 로구성된 2 진정보를취급하는논리회 (logic circuit) 일반적으로 2 개이상의입력단자와하나의출력단자 기본게이트 : AND OR NOT 기본게이트로부터 EOR NAND NOR등으로조합

논리게이트의종류 - 기본게이트논리게이트의종류기본게이트 AND OR NOT X Y S X S X Y S

논리게이트의종류 - 기본게이트논리게이트의종류기본게이트 XOR NAND NOR X Y S X Y S X Y S

버퍼 (buffer) 버퍼 (buffer) buffer X S OE X S OE X S X S OE X S Z Z OE X S Z Z

조합논리회로 반가산기 (half adder) 2비트의산술덧셈을하는로직 입력 출력 X Y S C

전가산기 (full adder) 전가산기 (full adder) 전가산기 (f ll dd ) 전가산기 (full adder) 두개의 2 진수 X, Y 와자리올림수 C 을포함하여 3 비트를더하는조합논리회로입력출력입력출력 X Y C S C

바이트 ADDER 두바이트더하는회로는반가산기전가산기를연결하여만든다. y y7 x7 y y6 x6 y x y y x c7 전가산기 c6 전가산기 c5 c... c 전가산기 반가산기 s7 s6 s s

논리회로의구현

논리회로의구현과칩의종류

TTL 과 CMOS 신호전압

74LS54 핀구조

순차논리회로 클럭 (Clock)

Clock 디지털회로의순차논리회로의동기 ( 변화시점 ) 을결정한다. Clock 사이에서는조합논리회로의안정화되고에지시점에서상태변화한다. CPU 및대부분의디지털회로에서는필요하다. Timer 모듈은디지털회로의카운터를기반으로하드웨어적으로동작하는시간모듈이다. 시계는모두이클럭을사용한다.

클럭의모양 클럭은 과 이같은시간동안반복된다. CPU는듀티 (Duty) 5% 클럭사용 과 을변화할때약간의시간이걸린다. 순차회로는주로클럭의 과 의변화시점 ( 엣지 ) 에서상태가변화는동기가일어난다.

주파수발진회로예

클럭의사용 수정발진자 ( Quartz Crystal Oscillator) CPU 내의모든동작은이클럭에맞추어동작 C2 3pF C 발진회로 3pF GND CPU

외부클럭을사용 외부에서완전한클럭을만들어사용 Vcc CPU 클럭 XTAL 사용하지않음 XTAL2 발진회로사용하지않음 GND CPU

수정발진자부품 Quartz 수정 전극 전극 2 기호 구조 모양

순차논리회로 순차논리회로

래치 (latch) 기억장치 : 입력에의해상태가전환되기전까지 2 진상태유지 기억장치 : 입력에의해상태가전환되기전까지 2 진상태유지 SR 래치 - NOR 게이트이용

래치 (latch) 기억장치 : 입력에의해상태가전환되기전까지 2 진상태유지 기억장치 : 입력에의해상태가전환되기전까지 2 진상태유지 SR 래치 - NAND 게이트이용

순차회로 (Sequence Circuit) G S G R Q Q

D 래치 (latch) 두개의입력 : D(data), C(control) 데이터저장기능 D Q C Q

DFlip-flop D Q CLK Qnext D Q X,, Q : 상태유지 X > CLK Q X,, Q : 상태유지 X

74LS74A

8 비트 D 래치 (latch) 번핀 G 가 일때모든입력 D 가래치에저장된다 번핀 G 가 일때모든입력 D 가래치에저장된다. 번핀 OutputControl 이 일때저장상태가 Q 에나타난다.

8 비트 D 플립플롭 (Flip-flop) 번핀 CLOCK 이 이면모든입력 D 가저장된다 번핀 CLOCK 이 이면모든입력 D 가저장된다. 번핀이 이면모든 Q 의출력이반영된다.

Binary Counter

논리회로의프로그램 PLD PAL/GAL 프로그램툴

PLD 모든조합회로는 AND, OR, NOT 의기본로직으로표시할수있다. 사용자가필요한논리기능을프로그램할수있다. PAL : AND 배열을프로그램하고 OR 배열은고정. 한번회로를결정하면회로를바꿀수없다. GAL : PAL 과같은기능을하나재프로그램이가능.

PAL 구조 Y = A B + BC + ABC = AB(C+!C) + (A+!A)BC +ABC = ABC + AB!C + ABC +!ABC + ABC =!ABC + AB!C + ABC PT + PT + PT2 PT =!A B C => F F2 F4 PT = A B!C => F6 F8 F PT2 = A B C => F2 F4 F6 PT : XOOXOX => PT : OXOXXO => PT2 : OXOXOX => O : fuse 연결 X: 연결안됨 논리 로입력

PLD 2 SPLD (Simple Programmable Logic) PAL과유사한구조. 게이트수는약 2개정도. CPLD (Complex Programmable Logic Device) 특별한논리함수를구현을위한 Embedded Array Block을가지고있다. FPGA(FieldProgrammableGateArray) Programmable Gate Array) PLD의블록간의연결에 Array구조와 Row구조사용 게이트의용량이많다.

PAL/GAL PAL 6L8 GAL 22V

PAL/GAL 칩

PAL/GAL 의프로그램예 논리를표현하는파일을만든다. PLD 컴파일러로논리표현을 PAL/GAL에쓸수있도록 JED 파일을만든다. 이것을롬라이터로 PAL/GAL 에쓴다. ( 보통롬라이터에쓰는것을 굽는다 라함 ) PCB 장착하고동작시킨다. 유틸리티 컴파일러 : PALASM, WinCUPL(Atmel), ABEL 롬라이터 : 장치및라이터프로그램 ( 구입 )

;PALASM Design Description ;--------- 선언부 (Declaration Segment) ------------------- TITLE PAL/GAL TUTOR.PDS 프로그램예 PATTERN A REVISION. AUTHOR J.ENGINEER COMPANY ADVANCED MICRO DEVICES DATE //9 CHIP DECODER PAL6L8 PALASM 예 ;-------- 핀정의 (PIN Declarations) ----------------------- PIN 2 X COMBINATORIAL ; INPUT PIN 3 Y COMBINATORIAL ; INPUT PIN 4 Z COMBINATORIAL ; INPUT PIN GND ; INPUT PIN 2 A COMBINATORIAL ; OUTPUT PIN 3 B COMBINATORIAL ; OUTPUT PIN 4 C COMBINATORIAL ; OUTPUT PIN 5 D COMBINATORIAL ; OUTPUT PIN 6 E COMBINATORIAL ; OUTPUT PIN 7 F COMBINATORIAL ; OUTPUT PIN 8 G COMBINATORIAL ; OUTPUT PIN 9 H COMBINATORIAL ; OUTPUT PIN 2 VCC ; INPUT ;------- 기능정의 (Boolean Equation Segment) --------------- EQUATIONS /A = /X * /Y * /Z /B = /X * /Y * Z /C = /X * Y * /Z /D = /X * Y * Z /E = X * /Y * /Z /F = X * /Y * Z /G = X * Y * /Z /H = X * Y * Z

;----------- Simulation Segment ------------ SIMULATION PAL/GAL 예 TRACE_ON X Y Z A B C D E F G H SETF /X /Y /Z CHECK /A B C D E F G H SETF /X /Y Z CHECK A /B C D E F G H SETF /X Y /Z CHECK A B /C D E F G H SETF /X Y Z CHECK A B C /D E F G H SETF X /Y /Z CHECK A B C D /E F G H SETF X /Y Z CHECK A B C D E /F G H SETF X Y /Z CHECK A B C D E F /G H SETF X Y Z CHECK A B C D E F G /H TRACE_OFF ;--------------------------------------

Name SimSch; Partno atf22vc; Date 24/6/2; Rev ; WinCUPL Designer SongSukChun; Company icom; Assembly None; Location None; Device g22v; 회로예 /****************************************************************/ /* Test simple circuit */ /****************************************************************/ /** Inputs **/ Pin 2 = IN; /* Input pin */ Pin [5..7] = [A..3]; /* Input vector */ /** Outputs **/ Pin 4 = OUT; /* Output */ Pin [7..9] = [O..3]; /* Output vector */ /* Perform 4, -bit, additions and keep the final carry */ OUT = IN & A & A2 & A3 #!IN &!A &!A2 &!A3; O = A &!A2 &!A3; O2 =!A & A2 &!A3; O3 =!A &!A2 & A3;

WinCUPL 툴

CUPL(WM) 5.a Serial# 689 Device g22v Library DLIB-h-4- Created Tue Jun 22 5:39:59 24 JED 파일 Name SimSch Partno atf22vc Revision Date 24/6/2 Designer SongSukChunS Company icom Assembly None Location None *QP24 *QF5892 *G *F *L244 *L276 *L228 *L224 *L288 *L292 *L2944 *L2976... *L5792 *L5824 *L5856 *C35E2 *E775 JEDEC 파일 컴파일결과

PLD 파일에서의논리표현 PALASM 논리 표현 /A = /X * /Y * /Z /B = /X * /Y * Z AND * OR + NOT / WinCUPL 논리 OUT = IN & A & A2 & A3 AND #!IN &!A &!A2 &!A3; OR NOT 표현 & #!